Содержание
1. Анализ поставленной задачи
2. Разработка структурной схемы устройства
3. Разработка и исследование модели модулей
3.1 Разработка интерфейса модулей
3.2 Разработка архитектуры модулей
3.3 Разработка архитектуры счетчика
3.4 Исследование работы моделей модулей
4 Исследование структурной модели устройства в целом с использованием моделей узлов
4.1 Анализ пригодности разработанных моделей дляимплементации в PLD
Заключение
1. Анализ поставленной задачи
По сути необходимо разработатьустройство, преобразующее аналоговый сигнал в, эквивалентный ему, цифровой код.Т.е. замены сигнала серией импульсов за некоторое определенное время.
Таким образом устройство должносравнивать входной сигнал с нарастающим эталонным сигналом и за время, покасигналы не стали равны, посчитать количество импульсов тактового генератора. Частотагенератора должна быть в 2 раза меньше, чем скорость нарастания эталонногосигнала на 1 значение.Т. е., если скорость нарастания эталонного сигнала 1В/10нс, то частота генератора должна быть 10/2=5нс, чтобы генератор выдал 1импульс эквивалентный 1 В.
В результате выполненных расчетови сделанных ранее выводов, мы обладаем достаточной информацией, чтобыприступить к разработке структурной схемы устройства.
2. Разработка структурной схемы устройства
На данном этапе проектированияразрабатывается структурная схема устройства, опираясь на выводы сделанные прианализе задачи.
Определение набора модулей,входящих в состав схемы. Прежде всего, необходим узел, выполняющий функциювычитания напряжений. Таковым узлом является дифференциальный усилитель (ДУ). Какуже упоминалось в разделе 1, нам будут необходимы счетчик CЧ,и генератор тактовых импульсов ГТИ. Также необходим узел вырабатывающийнапряжение для сравнения его с напряжением разности.
Этим узлом является генераторлинейно изменяющегося напряжения (ГЛИН). Для того чтобы счетчик СЧ начиналкаждый период отсчета с нуля, необходима схема обнуления счетчика (СО). Всостав схемы должны три входить компаратора напряжения. Один (К1) являетсякомпаратором знака напряжения разности. Два других (К2, К3) сравниваютнапряжение разности с нарастающим или падающим напряжением, подаваемым с ГЛИН. Структурнаясхема цифрового измерителя разности двух напряжений приведена на рисунке 2.1
/>
Рисунок 2.1 — Структурная схемацифрового измерителя разности двух напряжений
Схема работает следующим образом.С выхода ДУ снимается напряжение равное разности входных напряжений Ua и Ub. Компаратор К1 сравниваетполученный сигнал с нулем. Если напряжение положительное, то на выходе К1формируется уровень логической 1, если отрицательное — логического 0.
Для удобства индикации сигнала Знак,на выходе К1 стоит инвертор. Напряжение разности поступает на входыкомпараторов К2 и К3. Если напряжение положительное, то срабатывает компараторК2, и начинает сравнивать его с нарастающим напряжением ГЛИН. Пока напряжениеразности больше напряжения ГЛИН, на выходе К2 -1.Т.о. разрешается прохождениеимпульсов тактового генератора ГТИ, через вентиль, на счетный вход счетчика СЧ.Как только напряжение ГЛИН превысило напряжение разности, на выходе К2 -0,логический вентиль закрывается и счетчик перестает считать. На выходе счетчикасформирован цифровой код, эквивалентный напряжению разности. В момент переходаК2 в 0, срабатывает схема обнуления (СО), которая через некоторое время (необходимоедля устойчивой индикации и верного считывания кода) выдаст сигнал на обнулениесчетчика.
Если напряжение разностиотрицательное, то срабатывает компаратор К3, сравнивающий его с падающимнапряжением ГЛИН, и работа схемы повторяется.
3. Разработка и исследование модели модулей3.1 Разработка интерфейса модулей
Разработка интерфейсадифференциального усилителя. Дифференциальный усилитель выполняет вычитаниедвух напряжений, поданных на его входы, и выдает на выход их разницу.
library IEEE;
use IEEE. STD_LOGIC_1164.all;
entity dif_oyis
port (In1: ininteger range — 5 to 5;
In2: in integerrange — 5 to 5;
Out1: outinteger range — 10 to 10);
end dif_oy;
Разработка интерфейса ГЛИН.
Генератор линейно изменяющегосянапряжения имеет два выхода: прямой (напряжение нарастает от 0 до10 В) иинверсный (напряжение падает от 0 до — 10В)
library IEEE;
use IEEE. STD_LOGIC_1164.all;
entity GLIN is
port (out1: outinteger range 0 to 10;
not_out1: outinteger range — 10 to 0);
end entity GLIN;
Разработка интерфейсакомпаратора.
Компаратор имеет два входа типа integer и один цифровой выход типа std_logic.
library IEEE;
use IEEE. STD_LOGIC_1164.all;
entity comp is
port (U1: ininteger range — 10 to 10;
U2: in integerrange — 10 to 10;
U_out: outstd_logic);
end comp;
Разработка интерфейса генераторатактовых импульсов.
Генератор вырабатывает импульсыи имеет только один выход.
entity gen is
port (gen_out: outstd_logic);
end gen;
Разработка интерфейса счетчика.
Счетчик должен иметь входсброса, вход счета и 4 выхода.
library IEEE;
use IEEE. STD_LOGIC_1164.all, IEEE. Numeric_STD. all;
entity counteris
port (reset: instd_logic;
up: instd_logic;
C_out: outunsigned (3 downto 0));
end counter;
3.2 Разработка архитектуры модулей
Разработка архитектурыдифференциального усилителя.
Как было сказано ранее,дифференциальный усилитель (ДУ) выполняет функцию вычитания над напряжениями,поданными на его входы. Так как физически операционный усилитель, на базекоторого построен ДУ, не может выдать на выходе напряжение больше, чем +U питания (+12 В), то входные напряжения не должны бытьбольше +5 В.
architecture A4of dif_oy is
begin
p1: process (In1,In2)
begin
if ( (In1-In2) -12) then
Out1
else Out1
end if;
end process;
end A4;
Разработка архитектуры ГЛИН.
Генератор линейно изменяющегосянапряжения имеет два выхода: прямой (напряжение нарастает от 0 до10 В) иинверсный (напряжение падает от 0 до — 10В)
Скорость нарастания (падения) напряженияна выходах: 1В/100нс.
architecture A1of GLIN is
begin
p1: process
begin
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
out1
wait for 100ns;
end process;
p2: process
begin
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
not_out1
wait for 100ns;
end process;
end A1;
Разработка архитектурыкомпаратора.
Компаратор сравнивает двасигнала, которые подаются на его входы. Если сигнал на первом входе больше чемна втором, то на выходе компаратора 1, если меньше — то 0.
architecture A2of comp is
begin
p1: process (U1,U2)
begin
if (U1-U2) >0then
U_out
elseU_out
end if;
end process;
end A2;
Разработка архитектурыгенератора тактовых импульсов
Генератор тактовых импульсоввыдает импульсы длительностью 50нс, чтобы за время нарастания напряжения ГЛИНна 1В, выдать один импульс.
architecture A3of gen is
begin
p1: process
begin
gen_out
wait for 50ns;
gen_out
wait for 50ns;
end process;
end A3;3.3 Разработка архитектуры счетчика
Так как структура счетчика неособенно важна, при моделировании был использован поведенческий стильмоделирования. Счетчик имеет вход счета +1, асинхронный вход сброса и 4 выхода.
architecture A5 of counter is
begin
p1: process (reset,up)
variable C_out1:unsigned (3 downto 0);
begin
if reset='0'then
C_out1: =«0000»;
else
if up'event andup='1'then
C_out1: =C_out1+1;
else C_out1: =C_out1;
end if;
end if;
C_out
end process;
end A5;3.4 Исследование работы моделей модулей
Исследование работоспособностимоделей проводилось с помощью анализа временных диаграмм сигналов. Задаваявходное возмущение, производится анализ соответствующих ему выходных сигналов. Потаблице соответствий выносится заключение о работоспособности модели. Нижеприведены временные диаграммы, полученные по каждому из модулей.
В идеальном случае притестировании модели необходимо подать все возможные входные комбинации ипроанализировать выходные возмущения. Однако не всегда это является возможным иоправданным, на практике выбирается множество тестовых комбинаций описывающихосновные свойства разрабатываемой модели.
/>
Рисунок 3.1 — Временнаядиаграмма, полученная при анализе модели ДУ.
Из временной диаграммы видно,что дифференциальный усилитель выполняет вычитание In1-In2 и выдает на выход Out1получившуюся разность.
/>
Рисунок 3.2 — Временнаядиаграмма, полученная при анализе модели ГЛИН.
Генератор линейно изменяющегосянапряжения выдает на выход out1, нарастающее соскоростью 100нс, напряжение от 1В до 10В. На инверсном выходе not_out1 напряжение, падающее со скоростью 100нс, от -1В до 10В.
/>
Рисунок 3.3 — Временнаядиаграмма, полученная при анализе модели генератора
На выходе устройства появляютсялогические уровни 0 и 1 длительностью 50нс.
/>
Рисунок 3.4 — Временнаядиаграмма, полученная при анализе модели счетчика.
Как видно из диаграммы счетчиксчитает от 0 до 16.
Из полученных диаграмм можносделать заключение о работоспособности отдельных модулей.
4.Исследование структурной модели устройства вцелом с использованием моделей узлов
Для построения модели устройствав целом используется структурное описание. При этом модель представляется ввиде совокупности отдельных модулей описанных ранее и связей между ними. Этопозволяет применить принцип декомпозиции, значительно упрощающий процессразработки модели.
В качестве внешних портовввода-вывода устройства используются следующие:
Входное напряжение (Ua);
Входное напряжение (Ub);
вход сброса (Reset1);
выход знака разности (znak)
выход цифрового кода,эквивалентного разности напряжений (cod_out).
library IEEE;
use IEEE. STD_LOGIC_1164.all, IEEE. Numeric_STD. all;
entityV_metr is
port (Ua: ininteger range — 5 to 5;
Ub: ininteger range — 5 to 5;
Reset1: instd_logic;
znak: outstd_logic;
cod_out: outunsigned (3 downto 0));
end V_metr;
Ниже приведен листинг,описывающий работу устройства. Узлы, разработанные ранее, подключены в составебиблиотеки «RGR» (library RGR).
Так же используются некоторыепростейшие логические элементы (и, или), их описание не приводилось в виду очевидности.
architectureA10 of V_metr is
component GLIN
port (out1: outinteger range 0 to 10;
not_out1: outinteger range — 10 to 0);
end component;
component comp
port (U1: ininteger range — 10 to 10;
U2: in integerrange — 10 to 10;
U_out: outstd_logic);
end component;
component gen
port (gen_out: outstd_logic);
end component;
component dif_oy
port (In1: ininteger range — 5 to 5;
In2: in integerrange — 5 to 5;
Out1: outinteger range — 10 to 10);
end component;
componentcounter
port (reset: instd_logic;
up: instd_logic;
C_out: outunsigned (3 downto 0));
end component;
componentAnd_op
port (a: instd_logic;
b: in std_logic;
z: outstd_logic);
end component;
component Or_op
port (a: instd_logic;
b: in std_logic;
c: in std_logic;
z: outstd_logic);
end component;
componentnot_op
port (a: instd_logic;
z: outstd_logic);
end component;
signal Ua_b: integerrange — 10 to 10;
signal GLN: integerrange 0 to 10;
signal NGLN: integerrange — 10 to 0;
signal GND: integerrange — 10 to 10;
signal nznak,R1:std_logic;
signalK1,K2,NK1,NK2,NK1_takt,NK2_takt,clock: std_logic;
signaltakt,zk1,zk2,zk1_k2,zk2_k1,Res: std_logic;
begin
u1: dif_oy portmap (In1=>Ua, In2=>Ub,Out1=>Ua_b);
u2: comp portmap (U1=>Ua_b, U2=>GND, U_out=>nznak);
u3: not_op portmap (a=>nznak, z=>znak);
u4: GLIN portmap (out1=>GLN,not_out1=>NGLN);
u5: comp portmap (U1=>Ua_b, U2=>GLN, U_out=>K1);
u6: comp portmap (U1=>Ua_b, U2=>NGLN, U_out=>K2);
u7: Or_op portmap (a=>K1, b=>K1,c=>K1, z=>NK1);
u8: not_op portmap (a=>K2, z=>NK2);
u9: gen portmap (gen_out=>takt);
u10: And_opport map (a=>NK1,b=>takt,z=>NK1_takt);
u11: And_opport map (a=>NK2,b=>takt,z=>NK2_takt);
u12: Or_op portmap (a=>NK1_takt,b=>NK2_takt,c=>NK2_takt,z=>clock);
u13: counterport map (reset=>Res,up=>clock,C_out=>cod_out);
u14: not_opport map (a=>NK1,z=>zk1);
u15: not_opport map (a=>NK2,z=>zk2);
u16: And_opport map (a=>zk1,b=>NK2,z=>zk1_k2);
u17: And_opport map (a=>NK1,b=>zk2,z=>zk2_k1);
u18: Or_op portmap (a=>zk1_k2,b=>zk2_k1,c=>zk2_k1,z=>R1);
u19: And_opport map (a=>R1,b=>Reset1,z=>Res);
В результате анализа моделиустройства получена следующая временная диаграмма.
/>
Рисунок 3.5 — Временнаядиаграмма, полученная при анализе модели устройства
Из диаграммы видно, что навыходе cod_out формируетсяцифровой код, эквивалентный разности напряжений Ua-Ub, поданных на вход устройства. С выхода znakснимается знак разности: 1, если Ua-Ub=0.
4.1 Анализ пригодности разработанных моделей дляимплементации в PLD
При проектировании цифровогоустройства, для последующего имплементации в PLD,появляется ряд дополнительных трудностей, связанных с невозможностьюиспользования некоторых типов данных и языковых конструкций. Так же приходитсяучитывать особенности имплементации для ПМЛ разных фирм и устанавливаемыеограничения: максимальная частота, количество доступных элементов и т.д. Наиболееэффективным способом в этом случае является построение структурных моделей сиспользованием библиотек компонентов поставляемых производителем конкретноготипа ПМЛ. Однако в данной расчетно-графической работе этого не было сделано,так как основной целью было — приобретение навыков построение моделей отдельныхузлов и структурных моделей. В целом при построении моделей цифровых узлов неиспользовались запрещенные языковые конструкции и типы данных, также былиучтены ограничения на количество доступных элементов памяти и максимальнуючастоту сигнала.
Заключение
В ходе выполнения работы былапостроена и исследована модель цифрового измерителя разности двух напряжений.
Модель содержит не толькоцифровые блоки, но и аналоговые устройства. Были построены временные диаграммысигналов, по которым можно судить об особенностях функционирования устройства.
При необходимости, для большейнаглядности и удобства, модель можно дополнить дешифратором и цифровымсемисегментным индикатором.