Блок выравнивания порядков

Введение. Процесс,который привел к появлению современных компьютеров, был чрезвычайно быстрым.Одним из самых важных достижений, приведших к революции в персональныхкомпьютерах, было изобретение полупроводника или транзистора в 1948 году. В современных ЭВМ одним изосновных элементов является блок АЛУ арифметико-логическое устройство ,которое осуществляет арифметические и логические операции над поступающими вЭВМ машинными словами.

В ранних моделях компьютеров использовались только числа в форме сфиксированной запятой. В дальнейшем возникла необходимость использования чиселс плавающей запятой, для этого сначала применялись сопроцессоры. В настоящеевремя благодаря появлению новой технологии MMX позволяющей процессору обрабатывать числаи с фиксированной и с плавающей запятыми, резко возросла скорость работыкомпьютера со средствами мультимедиа графикой звуком и т.д.

Алгоритм.При сложении мантисс необходимо чтобы веса единиц одноим нных разрядов мантиссычисел были одинаковыми. Для этого мантиссы сдвигаются относительно друг друга, так чтобы их порядкистали равными. Чтобы при выравнивании порядков не получить мантиссы больше 1, их сдвигают в сторону большего порядка. В блок по двум шинам данных вводятся мантиссы и порядкичисел 1 и 2.МА- Мантисса первого числа.МВ- Мантисса второго числа.

РА- Порядок первого числа.РВ- Порядок второго числа. Затем из порядка первого числа вычитается порядок второгочисла получаем H-Разность порядков. Далее взависимости от знака полученного результата 1.при H gt 0увеличиваем PA до PB, P PA H. 2. при H lt 0увеличиваем PA до PB, P PA H. 3.при H 0коррекция не нужна.Рс- Порядок результата.

Затем производится проверкана возможность переполнения, которое возможно, если смещение превысит 10позиций, т.е. разрядность мантиссы. Для этого H сравнивается с 10, если H gt 10, то выда тся сигнал переполнения. Если H lt 10 , то переполнения нет.Далеенеобходимо выполнить сдвиг мантиссы соответствующей меньшему порядку, влево наколичество знаков равное H, т.е.Разность порядков.Таким образом, мы имеем выровненный порядок и две мантиссы однаиз которых,

сдвинута в соответствии с изменившемся порядком. Эти три величиныподаются на выход. Блок-схемаалгоритма Блок-схемаалгоритма.Описание блок-схемы алгоритма.1.С 16 разряднойдвунаправленной шины данных одновременно принимаются порядок и мантисса числа А .2.Порядок и мантисса числа А преводятся в дополнительный код.3.с шины данных одновременнопринимаются порядок и мантисса числа B .4.Порядок и мантисса числа

B преводятся в дополнительный код.5.Из порядка числа А вычитается порядок числа В .6.Разность порядковсравнивается с 7.Если разность sup3 10, то в зависимости отзнака, выровненный порядок равен порядку числа В при отрицательной разностии порядку числа числа А при положительной разности.8.соответственно мантиссачисла А и мантисса числа В 9.Если разность порядков lt 10, то она сравнивается с 0 и если она 0, то порядки

чисел равны и сдвигне требуется.10.Если разность sup1 0, то она заносится ввычитающий сч тчик.11.В зависимости от знакасдвигается мантисса числа А при отрицательной разности и мантисса числа В .12.Уменьшенная на сч тчикеразность сравнивается с 0 и если она 0,цикл завершается, и взависимости от знака порядок Рс Рапри М gt 0 и Рс Рв приМ lt 0. Если М sup1 0 цикл повторяется. Схема структурная.Описание блок-схемы структурной.1.Сшины данных в регистры

RG1, RG3 принимаются мантисса Ма и порядок Ра апрямом коде.2.Далеев регистры RG2 и RG4 принимаются мантисса Мв и порядок Рв в прямом коде.3.Ра иРв переводятся в дополнительный код и записываются в регистры RG1 и RG4.Насумматоре SM1 из Ра доп. Вычитается Pв доп. И результат М доп. записывается в регистр RG6.5. М Доп.Из RG6 М доп. Пода тся напреобразователь кода

CODE3 Схема структурная и переводится в прямой код.6.Из регистра RG6 М пр заносится в компаратор KOMPAR1 исравнивается с 7.Если компаратор выда т сигнал М 10, тов зависимости от знака при м gt 0 Pc RG7 -выровненный порядок приравниваетсялибо к Pa RG1 и Мв RG4 0, При M lt 0 Pc Pb RG7 RG2 и Ма 0 RG2 0 .8.Если компаратор KOMPAR1 выда т сигнал M lt 0, то накомпараторе

KOMPAR3 M сравнивается с 0,При М 0 Pc Pa Pb, RG7 RG1 ,сдвиг не нужен.Если М sup1 0, тоМ заносится в вычитающий сч тчик S-1 ипри каждом цикле уменьшается на единицу, в зависимости от знака сдвигая вправона 1 разряд Ма при М lt 0 и Мв при М gt 9.Затем М пр из сч тчика подается в компаратор KOMPAR1 и сравнивается с 0. Если М sup1 0, тоцикл повторяется, если

М 0, то RG2 и RG7 и RG3 и RG7выдаются на шину данных. Описание управляющих сигналов.Ус1-по этому сигналу с шины данных в регистры 1 и 3 одновременно принимаютсяпорядок и мантисса числа А .Ус2-по этому сигналу с шины данных одновременно в регистры 2 и 3 принимаютсяпорядок и мантисса числа В .Ус3-по этому сигналу порядки чисел А и В в обратном коле одновременно записываютсяиз преобразователей кода в регистры 1 и 2 соответственно.

Ус4-по этому сигналу из сумматора SM1разность порядков М пр.Записываетсяв регистр RG6.Ус5-по сигналу УС5 происходит запись выровненного порядка Pc в регистр RG7. Список элементов16-разрядных, тактируемых регистра Рг1Рг2 Рг5 Рг7 210-разрядных, тактируемых регистра сдвиг вправо Рг3 Рг4 16-разрядный сумматор16-разрядный вычитающий сч тчик36-разрядных компаратора sup1

Зона Поз. Обозначения НАИМЕНОВАНИЕ Кол-во ПРИМЕЧАНИЕ 1,5,11,25 6 разрядными тактируемыми регистрами ИР27 4 2,3,4,6,7,8 Четыр хразрядные регистры сдвига ИР11 6 10,57,67 Двухразрядный, полный сумматор ИМ3 Четыр хразрядный, быстродействующий, 9,56,66 двоичный, полный сумматор ИМ3 3 17,18 Четыр хразрядный компаратор СП12 Четыр хразрядный , синхронный сч тчик

ИЕ17 2 13,15 Ждущий мультивибратор ТЛ1 2 26,27,28,29, 2И- ЛИ1 19 30,3133,34, 35, 36,37,38, 39,40,41,42, 43,44 23 2ИЛИ- ЛЛ1 1 14,16,21,24, НЕ- ЛН1 7 32, 46,48, 22,47 2ИЛИ-НЕ ЛЕ1 3 45 5ИЛИ-НЕ ЛЕ7 1 46,47,48,49, 2И-НЕ ЛА3 18 50,51,52,53, 54,55,60,61, 62,63,64,65, 68,69,70,71, 72,73 Изм. Лист документа Подпись Дата Разработал Лит. Лист

Листов Проверил Н.контр. Утвердил