--PAGE_BREAK--
Исключающее «ИЛИ» (сумма по модулю 2 – операция XOR)
- суммой по модулю 2 двух переменных X1 и X2 является логическая функция Y, которая истинна только тогда, когда одна из входных переменных истинна, а другая ложна.
(Эта функция реализует операцию неравнозначности).
Схема равнозначности
— логическая функция Yистинна, только тогда, когда обе входные переменные X1 и X2 равнозначны, то есть либо одновременно «ложны», либо одновременно «истинны»
Синтез логических схем
«Отличие науки от искусства заключается в том, что наука базируется на формализованных методах решения однотипных задач».
Множество состояний комбинационного устройства может быть охарактеризовано функцией алгебры логики (ФАЛ), которая описывает входные и выходные состояния этого устройства.
ФАЛ может быть задана в виде:
- словесного описания;
- таблицы истинности;
- числовой последовательности;
- аналитического выражения.
Пример: Функция алгебры логики задана в виде числовой последовательности:
Y={3,6,7}#10x1x2x3
Эта запись означает:Yпринимает значение «1» при подаче на входы трехвходовой комбинационной схемы двоичных эквивалентов десятичных чисел «3», «6» и «7».
Таблица истинности такой функции выглядит так:
X1
X2
X3
Y
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
Запишем логическое выражение для этой функции:
Для этого для каждого состояния «Y=1» запишем логическое произведение переменных по правилу если Xn=1, то в произведение запишем его прямое значение; если Xn=0, то в произведение запишем его инверсное значение.
Записанные логические произведения объединим логической суммой.
Полученное выражение будет иметь следующий вид:
Для схемотехнической реализации полученной логической функции потребуется три трехвходовых схемы И, одна трехвходовая схема ИЛИ и два инвертора НЕ.
Правила алгебры логики позволяют преобразовать полученное выражение к более простому и удобному виду:
Для практической реализации этой функции потребуется два двухвходовых элемента «И» и один двухвходовой элемент «ИЛИ».
Применив правило де-Моргана, можно преобразовать выражение к виду, удобному для реализации схемы на других элементах.
Допустим, что для построения схемы мы можем использовать только элементы И-НЕ, тогда:
Допустим, что мы можем использовать только элементы ИЛИ-НЕ, тогда:
Комбинационные и последовательностные устройства
Все устройства, оперирующие с двоичной (дискретной) информацией, подразделяются на два больших класса: комбинационные схемы (дискретные автоматы без памяти) и последовательностные устройства (дискретные автоматы с памятью).
Комбинационные схемы.
Комбинационной схемой или логическим устройством называют такое устройство, у которого сигналы на выходах в любой момент времени однозначно определяются сочетанием сигналов на входах и не зависят от предыдущих состояний данного устройства.
Схемным признаком таких устройств служит отсутствие цепей обратной связи, то есть замкнутых петель для прохождения сигналов с выходов устройства на его входы.
Примером комбинационных схем могут служить отдельные логические элементы, наборы электронных ключей, шифраторы, дешифраторы, мультиплексоры, демультиплексоры и большинство арифметических устройств: сумматоры, полусумматоры, перемножители и т.д.
Мультиплексоры.
Назначение мультиплексора – коммутация в желаемом порядке информации, поступающей с нескольких входных линий на одну выходную.
С помощью мультиплексора осуществляется разделение во времени информации, поступающей по разным каналам. Мультиплексор можно рассматривать как бесконтактный многопозиционный переключатель.
Мультиплексор «два к одному».
Для переключения входных сигналов используется один внешний сигнал.
Мультиплексоры обладают двумя группами входов и одним, реже двумя – взаимодополняющими выходами.
Одни входы информационные, а другие – управляющие. К управляющим относятся адресные и разрешающие (стробирующие) входы.
Набор сигналов на адресных входах определяет конкретный информационный вход, который будет соединён с выходом.
Разрешающий вход управляет одновременно всеми информационными входами, независимо от состояния адресных входов. Запрещающий сигнал на этом входе блокирует действие всего устройства. Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов цифровой схемы.
Мультиплексор «четыре к одному».
Содержит четыре информационных входа D0… D3, два адресных входа Aи Bи разрешающий вход V.
Двоичные числа, характеризующие сигналы на входах Aи B, эквивалентны индексу задействованного информационного входа.
Таблица истинности.
Входы
Выход F
V
A
B
D
1
D1
1
D2
1
1
D3
1
X
X
Демультиплексоры.
Демультиплексоры в функциональном отношении противоположны мультплексорам.
Сигналы с одного информационного входа распределяются в желаемой последовательности по нескольким выходам. Выбор нужной выходной линии обеспечивается кодом на адресных входах.
При mадресных входах демультиплексор может иметь до 2mвыходов.
Демультиплексоры «один к двум».
Вход X– информационный.
Вход А – адресный, потенциал на этом входе определяет, к какому из выходов будет подключен вход Х.
A=0 -> F0=X
A=1 -> F1=X
Демультиплексор «один к четырем»
А и В – адресные входы;
Х – информационный вход;
V– разрешающий вход.
Входы
Выходы
B
A
X
V
F0
F1
F2
F3
0/1
X
1
1
1
1
0/1
1
X
1
1
1
0/1
1
1
X
1
1
1
0/1
1
1
1
X
0/1
1
1
1
1
1
0/1
1
1
1
1
1
0/1
1
1
1
1
1
1
0/1
1
1
1
1
Шифраторы и дешифраторы
При вводе данных в ЭВМ производится их преобразование из одной системы счисления в другую. Например, из десятичной системы в двоичную систему. При выводе результатов вычислений может понадобиться преобразовать данные обратно. Эти операции выполняют специальные устройства: шифраторы и дешифраторы.
Шифратор– это комбинационная схема, которая из сигналов, полученных по mвходным линиям, генерирует код на nвыходных линиях.
Элементарный шифратор можно построить на элементах ИЛИ. Если шифратор имеет m=2nвходов, то он может иметь nвыходов. Такой шифратор называется полным.
Десятично-двоичный шифратор.
Дешифратор– это комбинационная схема, которая может быть построена на элементах И, и которая имеет nвходов и 2nвыходов (но может быть выходов и меньше). Дешифратор осуществляет преобразование комбинации сигналов на его входах, в сигнал на одном из его выходов. То есть определённая комбинация входных сигналов соответствует активному состоянию одного из выходов дешифратора.
Двоично-десятичный дешифратор.
Цифровые компараторы
(Схемы сравнения кодов).
— комбинационные логические устройства, предназначенные для сравнения чисел, представленных в виде двоичных кодов.
Число входов компаратора определяется разрядностью сравниваемых кодов. На выходах компаратора обычно формируются три сигнала:
F= — равенство кодов;
F> — числовой эквивалент первого кода больше числового эквивалента второго кода;
F
Работу одноразрядного компаратора поясняет таблица истинности:
Входы
Выходы
X1
X2
F=
F>
F
1
1
1
1
1
1
1
1
Логические выражения для выходов будут иметь вид:
F= = X1’X2’+X1X2
F> = X1X2’
F
Выражение для F= имеет в цифровой схемотехнике большое значение и называется Исключающее ИЛИ-НЕ и является инверсией для другой функции, которая называется «Исключающее ИЛИ», «сумма по модулю 2» или «операция XOR».
Многоразрядные схемы сравнения
На практике гораздо чаще приходится сталкиваться с задачей построения схем для сравнения многоразрядных двоичных кодов. Такая схема может быть построена на основе поразрядных схем сравнения, но может быть синтезирована и как специальная структура.
Рассмотрим подробнее второй способ. Для его реализации нужно записать таблицу истинности для необходимых входных кодов и по этой таблице составить аналитические выражения для каждого из выходов. Полученные выражения можно попробовать собрать в комбинации и упростить.
Пример: построение компаратора для неполной кодовой последовательности.
Построить схему сравнения кодов для чисел {3,6,7}
Составим таблицу истинности, описывающую состояния данного устройства:
Входы первого числа
Входы второго числа
Выходы компаратора
Х1
Х2
Х3
Х4
Х5
Х6
F=
F>
F
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
F= = X1’X2Х3Х4’X5X6+X1X2X3’X4X5X6’ + X1X2X3X4X5X6
F= = X2Х3X5X6 ( X1’X4’ + X1X4 ) + X1X2X4X5 ( X3’X6’ + X3X6 )
F= = X2X5 [ X3X6 ( X1’X4’ + X1X4 ) + X1X4 ( X3’X6’ + X3X6 ) ]
F> = X1X2X3’X4’X5X6 + X1X2X3X4’X5X6 + X1X2X3X4X5X6’
F> = X1X2X5 ( X3’X4’X6 + X3X4’X6 + X3X4X6’ )
F> = X1X2X5 ( X4’X6 + X3X4’X6 )
F
F
F
В итоге мы получим сложное устройство, состоящее из трёх комбинационных схем, которое в общем виде можно изобразить так:
Каждую из отдельных схем в составе устройства можно изобразить отдельно.
Формирователь выхода «Равенство кодов»
Формирователь выхода «Больше»
Формирователь выхода «Меньше».
Арифметические устройства
Другой класс приборов, используемых в дискретной технике предназначен для выполнения арифметических действий с двоичными числами: сложения, вычитания, умножения, деления.
К арифметическим устройствам относятся также схемы, выполняющие специальные арифметические операции, такие как выявление чётности заданных чисел и сравнение двух чисел.
Особенность арифметических устройств состоит в том, что сигналам приписываются не логические, а арифметические значения «1» и «0» и действия над ними подчиняются законам двоичной арифметики.
Основы двоичной арифметики.
Двоичное сложение.
Сложение в DEC:
1
1
2
5
6
+
+
1
9
7
7
3
3
3
3
Таблица сложения в BIN:
0+0=0 0+1=1 1+0=1 1+1=10
При сложении двух единиц получается ноль и единица переноса в более старший разряд.
Примеры двоичного сложения:
1
1
1
1
1
1
+
+
+
+
1
1
1
1
1
1
1
1
1
1
1
1
1
Сложение в ЭВМ выполняют специальные устройства – сумматоры.
Двоичное умножение.
Таблица умножения в BIN:
0*0=0 0*1=0 1*0=0 1*1=1
Примеры умножения в двоичной системе
1
1
1
1
1
1
1
1
*
*
*
*
1
1
1
1
1
1
1
1
1
1
+
+
1
1
1
1
1
1
1
1
1
1
Как видно из примеров операция умножения может быть заменена операциями сложения со сдвигом влево.
Число дополнение.
Если в двоичном числе все нули заменить на единицы, а все единицы на нули (инвертировать число), и прибавить единицу, то получится число дополнение к начальному числу.
Пример: дано число: 10011 Инверпсия: 01100 Дополнение: 01101
Двоичное вычитание.
Вычитание двоичных чисел в ЭВМ может быть заменено операцией сложения первого числа с числом дополнением вычитаемого с учётом старшего разряда результата.
Пример:
10-5=5 1010-101=101
Алгоритм вычитания:
1. Определить дополнение вычитаемого;
2. Сложить полученное дополнение с уменьшаемым;
3. Из полученной суммы вычесть число, состоящее из единицы в старшем разряде и нулей в остальных разрядах.
Двоичное деление.
Двоичное деление может быть заменено многократным сложением со сдвигом вправо.
Поскольку числа в любой системе счисления могут быть представлены в двоичной системе, то операции над ними могут быть произведены в двоичных вычислительных устройствах.
Сумматоры
Сумматоры – функциональные узлы, выполняющие операцию сложения чисел. В устройствах цифровой техники суммирование осуществляется в двоичном или, реже, в двоично-десятичном коде.
Простейшим суммирующим элементом является полусумматор. Он имеет два входа Aи Bдля двух слагаемых и два выхода: S– сумма и P– перенос.
Таблица истинности полусумматора
Входы
Выходы
A
B
P
S
1
1
1
1
1
1
1
Логическая структура полусумматора такова, что состояние выхода Sотображает бит суммы, а выход P– бит переноса.
Полный сумматор.
Процедуру сложения двух n-разрядных двоичных чисел можно представить следующим образом.
1. Сложение цифр A1 и B1 младшего разряда даёт бит суммы S1 и бит переноса P1.
2. В следующем (втором) разряде происходит сложение цифр P1, A2 и B2, которые формируют сумму S2 и перенос P2.
3. Операция длится до тех пор, пока не будет сложена каждая пара цифр во всех разрядах. Результатом сложения будет число S=PnSn…S1, где Pnи Siотображают 1 или 0, полученные в результате поразрядного сложения.
Устройство суммирования двух многоразрядных чисел должно иметь, три входа: два для слагаемых Aiи Biи один для сигнала переноса Pi-1 из предыдущего разряда.
К155ИМ3 четырёхразрядный сумматор.
Вычитатели (субтракторы) – схемы, выполняющие вычитание одного двоичного числа из другого.
В цифровой схемотехнике операции вычитания обычно заменяются сложением уменьшаемого с вычитаемым, представленным в дополнительном коде.
Отдельные микросхемы вычитателей не выпускаются, и могут быть построены на основе сумматоров и преобразователей кодов.
Умножители – умножение двоичных чисел сводится к суммированию множимого, сдвинутого в каждом слагаемом на необходимое количество разрядов. Поэтому умножитель можно построить на сумматорах и сдвигающих регистрах.
В микросхемном исполнении выпускаются устройства умножения для малоразрядных чисел. Например, К564ИП5, К531ИК1П, К531ИК2П
Последовательностные устройства
Последовательностные устройства обладают памятью.
Память – это свойство системы достаточно долго сохранять своё состояние.
При анализе схем последовательностных устройств следует иметь в виду, что при изменении сигналов на входах, состояние выходов меняется с учётом текущего состояния устройства.
Последовательностные устройства собираются на основе комбинационных схем.
Признаком последовательностного устройства является наличие в схеме обратных связей.
Простейшими примерами последовательностных устройств являются триггеры. К более сложным устройствам относятся счётчики, регистры, запоминающие устройства.
Триггеры.
RS-триггер с разделённой установкой в 0 и 1.
Такой триггер имеет два входа Rи S. При комбинации на входах:
S=1; R=0 — выход Q=1
S=0; R=1 — Q=0
S=0; R=0 — триггер сохраняет прежнее состояние
S=1; R=1 — состояние неопределённости.
RS-триггер — это элементарный цифровой автомат с двумя устойчивыми состояниями.
Аналогичная схема может быть построена на элементах И-НЕ, но она будет иметь некоторые особенности pаботы.
Асинхронный RS-триггер с инверсными входами.
RS-триггер с инверсными входами изменяет своё состояние под воздействием инверсных значений входных сигналов.
В режиме хранения информации необходимо поддерживать на входах Rи Sпотенциалы: 0 для триггера с прямыми входами и 1 для триггера с инверсными входами.
Синхронный тактируемый RS-триггер.
Синхронный или тактируемый RS-триггер имеет синхровход С, который при С=1 разрешает переключение, а при С=0 триггер не реагирует на сигналы по входам Rи S.
D-триггер задержки.
D-триггер задержки имеет один информационный вход Dи вход синхроимпульсов C.
Основное назначение D-триггера это задержка и хранение сигнала, поданного на вход Dдо прихода следующего синхроимпульса на входе С.
Или иными словами, одноступенчатый D-триггер задерживает распространение входного сигнала на время паузы между синхронизирующими сигналами.
Универсальный JK-триггер.
JK-триггер работает по принципу RS-триггера, но для него комбинация J=1, K=1 не является запрещённой. При такой комбинации сигналов на входах, этот триггер изменяет своё состояние на противоположное с каждым следующим синхроимпульсом.
JK-триггер обычно реализуется по двухступенчатой схеме. При С=1 входная функция записывается в первый триггер, при С=0 входная функция из первого триггера переписывается во второй триггер.
Счётный T-триггер.
T-триггер изменяет своё состояние с приходом каждого входного импульса.
Такой триггер может быть реализован на основе JK-триггера при J=1 и K=1. В этом случае сигнал на входе С становится тактовым сигналом Т и JK-триггер начинает работать как счётный Т-триггер.
Счетчики.
Счетчик– это узел ЭВМ, подсчитывающий количество электрических импульсов на его входе.
Счётчики строятся на основе JK-триггеров и счётных D-триггеров.
При построении счётчика на основе D-триггеров счётные входы триггеров соединяют с инверсными выходами предыдущих триггеров.
Диаграммы двоичного четырёхразрядного счётчика на D-триггерах.
Как видно, каждый последующий триггер осуществляет деление частоты входных, для него, импульсов на два. По этой причине счётчики часто используют как делители частоты импульсов.
Состояние счётчика (количество поступивших на его вход импульсов после установки в «0») однозначно определяется состоянием его триггеров.
В частности, для четырехразрядного счётчика состояние qможет быть определено по формуле:
q=p1Q1+p2Q2+p3Q3+p4Q4
где: Qi= «0» или «1» – состояние I-го триггера;
Pi= 2i-1 вес I-го разряда счётчика.
Счётчик может быть построен так, что работает в весовом коде 1-2-4-8, а может быть построен так, что его весовой код будет другим.
Счётчик с коэффициентом пересчёта отличным от 2n.
Принцип построения счётчика с чётным коэффициентом счёта отличным от 2nрассмотрим на примере десятичного счётчика.
Для реализации этого принципа необходимо чтобы при достижении счётчиком состояния 10, был подан импульс установки всех его разрядов в нуль, после чего счётчик начнёт счёт сначала. Число 10 в двоичной системе выражается как 1010bin, то есть триггеры 4-х разрядного счётчика должны при достижении состояния Q1=0, Q2=1, Q3=0, Q4=1 активизировать схему установки всех разрядов в нуль.
Проще всего объединить сигналы с выходов Q4 и Q2 с помощью схемы «И-НЕ» и подать сигнал на входы Rдля установки триггеров в нуль.
Вход Rтриггера T1 не обязательно связывать с выходом элемента «И-НЕ», так как в момент сброса триггера Т1 и так находится в нулевом состоянии. Аналогично может быть построен любой счётчик с любым коэффициентом пересчёта.
Регистры.
Регистр – узел ЭВМ, предназначенный для временного хранения информации, а также для её преобразования.
Основу регистров составляют триггерные схемы.
Количество триггеров в регистре определяет разрядность записываемых и хранимых в регистре слов данных. При этом, каждый триггер используется для записи одного разряда слова.
4-х разрядный параллельный регистр.
Все разряды двоичного числа вводятся одновременно по входам X1… X4.
На вход Rподаётся сигнал, высокий уровень этого сигнала разрешает подачу тактового импульса на вход С. Низкий уровень сигнала на входе Rустанавливать триггеры регистра в нулевое состояние (очистка регистра).
На входы X1… X4 поступают разряды двоичного числа, которые при наличии тактового сигнала на входе С одновременно вводятся в регистр.
Регистр предназначенный для последовательного ввода информации (поразрядно), называют последовательным или сдвиговым, так как последовательный ввод связан с перемещением содержимого регистра.
4-х разрядный последовательный регистр
Для полного ввода и вывода 4-х разрядного числа, потребуется 4 тактовые импульса на входе С.
Например, наш необходимо записать в регистр число 1011bin= 11dec.
Числу 1011 соответствует такая последовательность импульсов подаваемых на вход: регистра.
Одновременно с ними на вход С должны подаваться тактовые импульсы и состояние регистров триггера будет изменяться так:
При последовательном считывании данных, на вход С нужно подавать 4 тактовые импульса и считывать, поразрядно, значения введенного слова на выходе. При этом состояние триггеров будет изменяться так:
Организация памяти в системе
Запоминающие устройства предназначены для сохранения информации и обмена ею с другими устройствами.
По функциональному назначению микросхемы памяти делятся на два вида: оперативное запоминающее устройство (ОЗУ) и постоянное запоминающее устройство (ПЗУ).
ОЗУ(RAM – Random Access Mamory) – предназначены для кратковременного хранения информации.
В процессе работы вычислительной системы информация в ОЗУ может изменяться. ОЗУ работает в режимах записи, чтения и хранения информации. После отключения питания информация в ОЗУ стирается.
Оперативная память подразделяется на два типа: с динамической (Dynamic RAM, DRAM) и статической (Static RAM, SRAM) выборкой.
В динамической памяти значение бита информации в ячейке определяется наличием или отсутствием заряда на миниатюрном конденсаторе, который управляется 1-2 транзисторами.
В статической памяти применены специальные элементы триггеры, имеющие два устойчивых состояния, реализованные на 4-6 транзисторах.
Быстродействие статической памяти SRAM выше, чем быстродействие динамической памяти DRAM, но статическая память SRAM значительно дороже из-за большего числа транзисторов на ячейку'.
(Обычно модули памяти DRAM применяют в оперативной и видеопамяти, а модули SRAM — в качестве быстрой буферной кэш-памяти в процессорах, на системных платах, на жестких дисках.)
Содержимое динамической памяти остаётся неизменным в течение очень короткого промежутка времени, поэтому она должна периодически обновляться. Запоминающим элементом динамической памяти является конденсатор, который может находиться в заряженном или разряженном состоянии. Если конденсатор заряжен, то в ячейку записана логическая единица (1), если разряжен — логический ноль (0). В идеальном конденсаторе заряд может сохраняться сколь угодно долго, но в реальном конденсаторе существует ток утечки, поэтому информация, записанная в динамическую память, со временем будет утрачена, так как конденсаторы ячеек памяти полностью разрядятся. Процесс обновления динамической памяти называется регенерацией памяти (Refresh).
Процессор имеет доступ к данным, находящимся в динамической памяти только в течение циклов, свободных от регенерации. Специальная схема через определённые промежутки времени (например, каждые 2 мс) осуществляет чтение и запись всех ячеек памяти. В эти моменты процессор находится в состоянии ожидания. Автоматическая регенерация памяти происходит также при выполнении каждой операции чтения или записи ячейки памяти.
Ячейки в динамической памяти образуют матрицу, состоящую из строк и столбцов. При считывании данных содержимое одной строки целиком переносится в буфер, который реализован на элементах статической памяти. После этого в строке считывается значение нужной ячейки. При считывании информации из ячеек памяти, происходит её разрушение, поэтому производится перезапись считанной информации, т.е. содержимое буфера вновь записывается в прежнюю строку динамической памяти.
Необходимость периодически обновлять заряд на ячейках динамической памяти приводит к чрезмерному потреблению энергии, что в сою очередь, приводит к разряду батарей ноутбуков, и мобильных телефонов.
ПЗУ(ROM – Read Only Memory) – содержит информацию, которая не изменяется в течение длительного времени во время эксплуатации цифрового устройства.
ПЗУ обычно работает в режимах считывания и хранения информации.
ПЗУ используется для сохранения управляющих программ, стандартных программ решения типовых задач, табличных данных (BIOS) и т.д.
Микросхемы ПЗУ разделяются на те, в которые информация записывается одноразово – то есть, однократно программируемые, и те, в которые информация может записываться многократно – перепрограммируемые.
ROM — это память, доступная только для чтения. Используется в BIOS для хранения постоянных данных. Она не требует энергопитания, т. е., информация в таких микросхемах не стирается, даже если выключить питание компьютера.
Отличие оперативной памяти от постоянной памяти в том, что информация хранится в ней временно, только при включении питания. Но ОЗУ обеспечивает более высокую скорость доступа к данным.
Кроме этого, в современных вычислительных системах существуют специальные виды памяти:
Сверхоперативное ЗУ (СОЗУ) – как правило, встраивается в кристалл процессора и называется кэш (cache), имеет быстродействие, соизмеримое с быстротой процессора, и служит для хранения данных, необходимых для выполнения некоторой текущей последовательности команд программы.
Внешние ЗУ (ВЗУ) – предназначены для хранения больших объёмов информации, но при этом обладают сравнительно низкой скоростью чтения-записи. Обычно выполняются на основе устройств с магнитной записью информации, но могут быть выполнены и на микросхемах, например, на флэш-картах. В этих носителях используются элементы на основе транзисторов с накоплением объёмного заряда. Стирание информации в них выполняется не по-битово, а большими блоками. Это позволяет упростить схемы запоминающих устройств и схемы управления, а значит снизить стоимость системы.
Матричная модель запоминающего устройства.
Микросхемы большой информационной ёмкости реализуют в виде матриц, запоминающие элементы расположены в узлах матрицы. Каждый элемент связан с одной вертикальной и одной горизонтальной адресными шинами.
Основные параметры микросхем запоминающих устройств.
Информационная ёмкость – максимально возможный объём информации, который сохраняется в микросхеме. Рассчитывается в единицах информации – битах, или в словах данных – байтах. Бит сохраняется одним элементом памяти, слово сохраняется в ячейке из группы элементов в 8 бит. Информационная ёмкость современных микросхем измеряется в тысячах (кило), миллионах (мега) и миллиардах (гига) единиц.
Организация запоминающего устройства – может быть различной, поэтому микросхемы одинаковой информационной ёмкости могут иметь различную организацию. Например, существуют микросхемы с организацией 8к*1 и 1к*8. они имеют одинаковую информационную ёмкость 8192 бита, но различную структуру.
Быстродействие микросхем памяти определяется временем чтения, временем записи и продолжительностью цикла чтение-запись.
Время чтения – это интервал времени между моментами появления сигнала чтения на управляющем входе микросхемы и сигналом данных на выходе микросхемы.
Время записи – интервал времени с момента появления сигнала записи на соответствующем управляющем входе и до того момента, когда запоминающие элементы устанавливаются в состояние, соответствующее состоянию записываемых данных.
Длительность цикла «чтение» — «запись» — минимально допустимый интервал времени между режимами чтения и записи, которые наступают последовательно друг за другом.
АЛУ (Арифметическое Логическое Устройство) – устройство, выполняющее в соответствии с кодом на входах арифметические и логические преобразования двоичной информации.
По сравнению с устройствами, работающими по жёсткой, наперёд заданной логической функции, АЛУ представляют собой устройства более высокого класса.
В общем виде операндами АЛУ могут быть: целые и дробные числа, десятичные числа в специальных кодах, алфавитно-цифровые коды, группы однобитовых переменных и т.д.
При построении микропроцессорных систем АЛУ используется в сочетании с регистрами, оперативными запоминающими устройствами и другими узлами.
продолжение
--PAGE_BREAK--