Процессор для ограниченного набора команд

СОДЕРЖАНИЕ Исходные данные Техническое задание 1. Алгоритм работы процессора 1.1 Выбор и обоснование алгоритма 1.2 Техническое описание алгоритма 2. Структурная электрическая схема центральной части ЭВМ 2.1 Выбор и обоснования структурной электрической схемы центральной части ЭВМ 2.2 Техническое описание структурной электрической схемы центральной части

ЭВМ 3. Функциональная электрическая схема процессора 3.1 Выбор и обоснование функциональной электрической схемы процессора 3.2 Техническое описание функциональной электрической схемы - операционная часть 3.3 Техническое описание функциональной электрической схемы - управляющая часть 4. Принципиальная электрическая схема РОН и ИАЛУ 4.1 Выбор и обоснование элементной базы 4.2

Используемые цифровые микросхемы и их параметры 4.3 Техническое описание принципиальной электрической схемы РОН 4.4 Техническое описание принципиальной электрической схемы ИАЛУ 5. Расчетная часть 5.1 Проверочный нагрузочный расчет для блока 1.1 Проверочный нагрузочный расчет для РОН 1.2 Проверочный нагрузочный расчет для

ИАЛУ 5.2 Расчет потребляемой мощности блока 2.1 Расчет потребляемой мощности РОН 2.2 Расчет потребляемой мощности ИАЛУ 5.3 Расчет надежности для блока 3.1 Расчет надежности для РОН 3.2 Расчет надежности для ИАЛУ Заключение Литература36 ИСХОДНЫЕ ДАННЫЕ Операции - сложение - вычитание - умножение -

И - ИЛИ - сложение по модулю два - запись - загрузка - УП по флагу - БПВ - ОСТАНОВ. Режимы адресации - прямая - Регистровая - относительная с базированием и индексированием - стековая. 1.1 Адресность команд 1.1 Форма представления числа фиксирования точка Разрядность чисел 32 Объем ОЗУ 16 Мбайта Количество

РОН 8 Ширина выборки из ОЗУ 2 байта Тип АЛУ многофункциональное Критерий проектирования максимальное быстродействие Устройство управления УУ и УА АЛУ с программируемой логикой с регулярной адресацией ТЕХНИЧЕСКОЕ ЗАДАНИЕ 1. Основание для проведения работ Выполнение курсового проекта по ТиП ЭВМ в соответствии с учебным планом.

2. Наименование разрабатываемого изделия Процессор для ограниченного набора команд. 3. Заказчик и исполнитель 3.1 Заказчик Кафедра ВТ МГИРЭА ТУ 3.2 Исполнитель Студенты гр. ВСС-2-93 Терехов Дмитрий Александрович Терехова Ольга Николаевна 4. Технические требования 4.1 Форматы команд Для выполнения заданных в курсовом проекте операций используются

следующие форматы команд КОПR1RbRxД31 Формат RX совмещение регистрового и относительного с базированием и индексированием режимов адресации 1.2 КОПR1Adr31 Формат RS использование прямого и регистрового режимов адресации 1.3 КОП1.4 Adr28 S прямой режим адресации КОП4 Безадресная команда использование только кода операции, необходима для операции

ОСТАНОВ 1разряд КОП указывает выполняется операция в АЛУ или вне его. 1 разряд0 действия выполняются в АЛУ. 1 разряд1 действия выполняются вне АЛУ. 2 разряд КОП указывает на режимы адресации. Если операция выполняется в АЛУ 2 разряд0 использование RX при сложении, вычитании и умножении. 2 разряд1 использование

RS при логических операциях. Если операции выполняются вне АЛУ 2 разряд0 формат RS при записи и загрузке. 2 разряд1 формат S при переходах. 3 и 4 разряды указывают на конкретный тип операции. 4.2 Система счисления Используются числа с фиксированной точкой в дополнительной коде 1.5 ЗН1.6 ПОЛЕ ЧИСЛА 0 1 31 При выполнении арифметических операций используется модифицированный дополнительный

код. При выполнении логических операций используются числа без знака ПОЛЕ ЧИСЛА4.3 Система команд и правила их выполнения 1.7 ОперацияФорматКОП1.8 Описание1.9 СложениеRX0R1 R1 ОЗУAисп Аисп RbRxDВычитаниеRX00001R1 R1 щ ОЗУAисп Аисп RbRxDУмножениеRX00010R1 R1 ОЗУAисп Аисп RbRxDИRS00100R1 R1 Щ ОЗУ Adr ИЛИRS00101R1

R1 Ъ ОЗУ AdrЕRS00110R1 R1 Е ОЗУ AdrЗаписьRS01000ОЗУ Adr R1 ЗагрузкаRS01001R1 ОЗУ AdrБПВS01100СТЕК СК СК адрес перехода УП по флагуS01101СК адрес переходаОСТАНОВ10000Останов системы 4.4 Тип АЛУ многофункциональное. 4.5 Ширина выборки из ОЗУ 2 байта. 4.6 Емкость ОЗУ 16 Мбайта 4.7 Используются 2 управляющих автомата для

АЛУ и для общего управления с программируемой логикой и с регулярной адресацией. 4.8 Критерий проектирования максимальное быстродействие. 4.9 Требования к элементной базе максимальная функциональная полнота. Использование технологии ТТЛШ. 5. Требования к надежностным характеристикам t наработки на отказ 1500ч. 1. АЛГОРИТМ РАБОТЫ ПРОЦЕССОРА 1.1 Выбор и обоснование алгоритма

Для удобства проектирования вычислительного устройства необходимо разработать алгоритм. Вычислительный процесс разбивается на шаги, каждый шаг изображается в виде блока, а весь вычислительный процесс в виде последовательности блоков. Исходя из заданного критерия проектирования выберем алгоритм работы процессора, при котором должно обеспечиваться максимальное быстродействие, следует отметить, что графическое изображение алгоритма должно точно и четко отображать вычислительный процесс, являясь

наглядным способом документирования процесса описания решения задания с помощью процессора. Таким образом, при выполнении арифметических или логических операций, а также при использовании индексного АЛУ данные в регистры будут заноситься одновременно, это обеспечивается за счет наличия двух портов при обращении и при считывании из РОН. За счет такого фактора значительно повышается быстродействие работы процессора. Отметим также, так как при проектировании используются два управляющих автомата,

то функционирование процессора будет приведено на двух схемах алгоритма- разделение для логических и арифметических операций выполняемых АЛУ и для остального функционирования 1.2 Техническое описание алгоритма При начале функционирования процессора производится установка в нулевое состояние счетчика стека дно стека, установка счетчика команд в начальное состояние равное 1610, т.е. первая команда будет выбрана из ОЗУ по адресу 1610.

На регистр адреса ОЗУ засылается значение адреса СТК и по данному адресу выбирается и пересылается команда в старшие 16 разрядов RGbuf, инкремент СТК операторная вершина F12. После увеличения счетчика команд идет проверка на максимальное значение, при максимуме выставляется флажок и происходит переход на ОСТАНОВ. Далее производится довыборка команды в младшие разряды аналогичным путем. Команда пересылается в RGK, происходит дешифрация команды и производится формирование исполнительного

адреса. Команды формата RX. Для формата RX проверяются на нуль поля Rb и Rx, в случае равенства нулю на RGadr пересылается значение поля D операторная вершина X15 и А2исп будет сформирован. В случае Rb 0, то на RG2IALU засылается операнд из РОН, адрес которого указан по полю Rx в RGK операторная вершина

АB18, производится сложение данного регистра и смещения D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ, иначе получаем А2исп в RGadr. В случае Rx 0, то на RG1IALU засылается операнд из РОН, адрес которого указан по полю Rb в RGK операторная вершина Y17, производится сложение данного регистра и смещения

D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ, иначе получаем А2исп в RGadr. В случае Rb0 и Rx0, то на RG1IALU заносится значение РОН, адрес которого берется из поля Rb, а на RG2IALU заносится значение РОН, адрес которого берется по полю Rx операторная вершина M17. В RGadr суммируются содержимое регистров операторная вершина

M18 и при отсутствии переполнения происходит сложение полученной суммы со значением поля D, таким образом, получаем А2исп. После формирования исполнительного адреса, данные для выполнения операций выдаются на шины, а затем заносятся в соответствующие регистры АЛУ операторная вершина АE45, далее происходит дешифрация кода операции 3 и 4 бита для определения конкретного типа операции. Операнды представлены в дополнительном коде.

Сложение. Выполняется сложение содержимого регистров АЛУ с записью результата в RGres. При наличии переполнения выставляется соответствующий флажок в RGf и процессор переходи в режим ОСТАНОВ. При отсутствии переполнения выставляется флажок, говорящий о положительном или отрицательном значении данных, а также проверяется условие на нулевой результат операторная вершина E19 с выставлением соответствующего флажка.

После этого результат выдается на шину и затем заносится в соответствующий РОН операторная вершина D22. Вычитание. Операция вычитание заменяется операцией сложения, однако, второе слагаемое инвертируется, а на сумматор подается входной перенос операторная вершина K11. Так как операция сводится к сложению, дальнейшие действия повторяются в порядке указанном выше начиная с проверки на переполнение. Умножение. При умножении счетчик циклов устанавливается в значение

равное 3110 и в нуль устанавливается RGres операторная вершина AA8. Младший разряд RG1ALU - множитель проверяется на равенство единице. При равенстве суммируется значение множимое со значением регистра результата. Далее, а также и при равенстве нулю младшего разряда множителя происходит сдвиг вправо на один разряд RG1ALU и RGres операторная вершина Y14. Затем проверяется значение счетчика циклов на равенство нулю,

при отсутствии нуля повторяется цикл с операторной вершины AA11. При установке счетчика циклов в нулевое состояние проверяется условие на положительное или отрицательное значение множителя, если множитель отрицательное число, то произведение чисел дополнительного кода получается прибавлением поправки к произведению дополнительных кодов сомножителей поправка проинвертируемое множимое и подача на сумматор входного переноса. После выполнения умножения результат необходимо округлить операторная

вершина Y21, к значению результата прибавляется ранее сдвинутый младший 32 разряд. Команды формата RS. Логические операции. RGadr загружается содержимым поля RGK831, адрес передается на регистр адреса ОЗУ, по которому на буферный регистр заносятся данные, сначала старшие, а затем младшие разряды. В RG1ALU заносятся данные из буфера, а на RG2ALU заносятся данные из РОН РОН выбирается по полю

R1,операнды из буфера и из РОН выдаются на шины ШД0 и ШД1, а затем уже непосредственно в регистры индексного АЛУ операторная вершина АР18. Далее дешифрация 3 и 4 бита кода операции. После дешифрации выполняются логические операции И операторная вершина T4, ИЛИ операторная вершина Z4 и сложение по модулю два операторная вершина

AG4. Каждая операция при завершении проверяется на равенство результата нулевому значению, затем содержимое RGres переносится в соответствующий РОН через шину данных. Запись. По данной команде производится запись из РОН, адрес которого указан в поле R1, в ОЗУAdr. В СТadr заносится адрес ячейки памяти. В регистр буфера из РОН пересылается операнд, затем из

СТadr содержимое пересылается в регистр адреса ОЗУ, а в регистр слова ОЗУ пересылаются старшие 16 разрядов вершина M37, СТadr увеличивается на единицу, проверяется на максимальное значение. При отсутствии максимума в ОЗУ передаются младшие 16 разрядов M46. При полном заполнении СТadr, выставляется флажок о переполнении и переход на ОСТАНОВ. Загрузка. Загрузка операнда производится из ячейки

ОЗУ по адресу, занесенному в регистр адреса ОЗУ из CTadr вершина Т37 в один из РОН. Загрузка производится через буферный регистр вершина Т40 сначала старших, а затем младших разрядов. Из буфера 32 разрядный операнд передается в РОН, адрес которого указан по полю R1 операторная вершина Т51. Команды формата S. Условный переход по флагу.

Анализируется флаг Z, характеризующий нулевое значение результата, флаг вырабатывается в АЛУ. При наличии этого флажка в СТК заносится адрес перехода вершина В34, взятый по полю Adr из RGK. В противном случае переход на начало. Безусловный переход с возвратом. Для выполнения данной команды используется стек, находящийся в ОЗУ. Указателем стека является СТST. При получении

КОП данной команды СТК заносится в буферный регистр вершина F33. Содержимое СТST заносится в регистр адреса ОЗУ, а старшие разряды RGbuf заносятся в регистр слова ОЗУ вершина F36. СТST увеличивается на единицу, проверяется на переполнение и при отсутствии его происходит повтор, начиная с заноса содержимого СТST в регистр адреса ОЗУ операторная вершина F46.

СТST увеличивается на единицу, проверяется на переполнение, при отсутствии переполнения в счетчик команд заносится адрес перехода, взятый из RGK по полю Adr 528. Останов. При проверке 0-го разряда КОП и равенстве его единице выставляется в единичное состояние триггер END вершина C26 и процессор заканчивает обработку программ. 2. СТРУКТУРНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ЦЕНТРАЛЬНОЙ ЧАСТИ

ЭВМ 2.1 Выбор и обоснование структурной электрической схемы Для построения схем других типов, а также для общего ознакомления с изделием необходима структурная электрическая схема. Определяется основной состав центральной части ЭВМ. Особенностями разработки процессора будут использованы регистры общего назначения с доступом по двум портам один порт только на чтение, используются два устройства управления с программируемой логикой

общее УУ и местный управляющий автомат для АЛУ. Центральная часть ОЗУ ЦП также содержит АЛУ, ИАЛУ, RGK, CTK, CTST, RGbuf. 2.2 Техническое описание структурной электрической схемы В состав центральной части ЭВМ, представленной на структурной схеме входят следующие компоненты Арифметико-логическое устройство состоит из двух регистров для приема и фиксации исходных операндов

RG1ALU и RG2ALU, причем RG2ALU имеет кроме прямых выводов также инверсные выходы, сумматора для выполнения арифметических операций, регистра результата RGALURES. RG1ALU и RG2ALU являются сдвиговыми. Содержатся логические элементы для выполнения операций И, ИЛИ, исключающее ИЛИ. CTsycl служит для счета циклов при операции умножения. В состав АЛУ также входят комбинационные схемы, формирующие флаги о переполнении, о знаке и о нулевом

результате. RGALURES имеет 32 разрядом триггер, предназначенный для округления результата при умножении. АЛУ содержит собственный управляющий автомат с программируемой логикой с регулярной адресацией содержащий, предназначенный для формирования необходимой последовательности управляющих сигналов для функциональных узлов АЛУ и осведомительных сигналов для общего управляющего устройства. RON - регистры общего назначения. Предназначены для хранения данных, модификаторов, необходимых для

вычисления исполнительного адреса для обращения к ОЗУ. УУ - устройство управления с программируемой логикой с регулярной адресацией. Формирует последовательности управляющих сигналов для всех функциональных узлов процессора и осведомительных сигналов чтения и записи для ОЗУ. СТК - счетчик адреса команды предназначен для вычисления продвинутого адреса команды. Имеет 22 разряда. RGK - регистр команд предназначен для хранения выполняемой команды.

На своем выходе имеет комбинационные схемы для проверки недопустимости 0-го РОН в качестве места хранения модификаторов для вычисления исполнительных адресов. RGbuf - буферный регистр для приема с 16-разрядной ШД, накопления и выдачи на 32-разрядную ШД0 и выдачи на ШД1 обратного действия. СТST - указатель стека. Индексное

АЛУ предназначено для вычисления исполнительного адреса. Включает два регистра RG1IALU и RG2IALU для приема и фиксации модификаторов из РОН. Сумматор складывает содержимое регистров и прибавляет к ним смещение поступающее сразу из RGK. Результат записывается в регистр адреса. CTadr предназначен для принятия, хранения, передачи и при необходимости работы в счетном режиме, адресов на

ША, рассчитанных а самом ИАЛУ, принятых из RGK. Внутри процессора имеются внутренние шины данных ШД0 и ШД1. Они предназначены для одновременной выдачи в ИАЛУ и в АЛУ данных - работа с двухпортовый РОН. Это значительно повышает быстродействие, что обеспечивает требуемый критерий проектирования. 3. ФУНКЦИОНАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ПРОЦЕССОРА 3.1 Выбор и обоснование функциональной электрической схемы

Функциональная схема поясняет процессы, происходящие в проектируемом процессоре. На данной схеме показаны функциональные узлы, участвующие в процессе, и связи между этими узлами. Функциональная схема строится на основе структурной электрической схемы, и дает возможность для дальнейшего построения принципиальной электрической схемы как отдельного блока, так и устройства в целом. В виду того, что необходимо максимальное быстродействие используется двухпортовый

РОН, в связи с этим внутри процессора имеются две шины данных ШД0 и ШД1, причем ШД1 работает только на чтение. Так как ширина выборки из ОЗУ равна 16 бит, а ширина внутренней шины данных 32 разрядная, необходимо использовать буферный регистр. Для управления в схеме используются два управляющих устройства, общее УУ и местный УА для АЛУ. Для выполнения арифметических и логических операций служит

АЛУ, для вычисления адреса предназначено индексное АЛУ. Для вычисления продвинутого адреса служит CTK, а для работы со стеком CTST. Взаимодействие функциональных блоков между собой рассмотрим в техническом описании функциональной электрической схемы. 3.2 Техническое описание функциональной электрической схемы - операционная часть При поступлении данных на ШД RGbuf записывает и накапливает 32 разряда и выдает на

ШД0, Эта команда поступает на RGK, КОП отсылается у УУ и на основании этого начинается работа с определенным блоком. DMX0 пропускает данные на ШД0 или на ШД1. MUX1 и DC предназначены для выбора одного из РОН. MUX11 и MUX12 нужны для выдачи на одну из шин данных содержимого одного из РОН. При работе со стеком включается в работу CTST, который после инициализации увеличивается на единицу

и показывает свободную ячейку памяти. Адрес из него поступает на ША, так как он 4-х разрядный, то старшие разряды всегда нули. MUX3 пропускает на СТК начальный адрес равный 1610 или адрес взятый из поля RGK528. СТК выдает данные на ША и при необходимости на ШД0 через DMX1. В RG1IALU и RG2IALU данные поступают с двух шин одновременно, с

ШД0 и ШД1, выдаются через соответствующие мультиплексоры на SMIALU. MUX4 пропускает данные на SMIALU с RG1IALU, с CTadr и из поля RGK1431. MUX5 пропускает данные с RG2IALU и из поля RGK1431. MUX6 принимает данные от сумматора IALU, из поля RGK1431 и адреса от RGK. DMX2 выдает данные от CTadr и выдает на

ША или обратно на SMIALU, для продолжения операции вычисления исполнительного адреса. RG1ALU и RG2ALU принимают операнды с двух шин одновременно, с ШД0 и ШД1. MUX7 и MUX8 передают операнды на SMALU, причем MUX7 пропускает прямое или инверсное значение RG2ALU, а MUX8 пропускает операнд из RG1ALU или с RGres при умножении.

MUX9 предназначен для управления переносами, идущими в SMALU. При отсутствии переноса, пропускается нуль, единица пропускается при коррекции умножения и при округлении пропускается значение, установленное в триггере Т. MUX10 необходим для пропуска на RGres данных из сумматора при выполнении арифметических операций или данных из логик при выполнении логических операций

И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ. RGres и RG1ALU являются сдвиговыми регистрами, необходимо при выполнении умножения, причем для сохранения знака в RG1ALU при сдвиге вправо нулевой разряд переписывается обратно на свое место, а при сдвиге RGres для сохранения знака, нулевой разряд переписывается из RG2ALU. DMX3 выдает данные из АЛУ на ШД0 или обратно в АЛУ, для выполнения дальнейших операций. Логические элементы, стоящие на выходе

RGres и на выходе SMALU отвечают за формирование флагов, характеризующих результат арифметических и логических операций. Логические элементы, стоящие на выходе RGK отвечают за формирование флагов, характеризующих 0-й РОН при вычислении исполнительного адреса. 3.3 Техническое описание функциональной электрической схемы - управляющая часть Оба устройства управления выполнены по схеме с регулярной адресацией.

В этой схеме при разветвлении процесса, один адрес на единицу больше, чем текущий, второй адрес - произвольный. Элементом вычисляющим адрес, является счетчик СТ1 и СТ2, управляемый сигналом, являющимся входным для УУ. В зависимости от значения входного сигнала счетчик либо прибавляет единицу к значению, которое хранилось в счетчике и являлось текущим адресом, либо загружается значением адреса из управляющей памяти.

Элемент по модулю 2 позволяет инвертировать значение входного сигнала, что облегчает распределение микроинструкций. MUX2 и MUX13 предназначены для пропускания одного из осведомительных сигналов. ROM1 и ROM2 - ПЗУ, на которые подаются адреса для выбора одного из управляющих сигналов SYHeSS - является адресом для ПЗУ и определяет, какой из управляющих сигналов будет выбран S - содержит адрес перехода микропрограммы Y - состоит из сигналов управления работой процессора е -

управляет работой исключающего ИЛИ Н -подается на мультиплексор УУ, позволяет пропустить либо один из битов набора опознавательных сигналов, либо нулевой сигнал. Наличие этого сигнала позволяет осуществлять безусловные переходы Управляющие сигналы для УУ у1.1 - запись в RGbuf y1.2 - Выдача из RGbuf y1.3 - направление y1.4 - выбор стмл разрядов y1.5 -

RESET y1.6 - Запись в RGK y1.7 - START ALU y1.8 - 1 CTST y1.9 - управление MUX1 y1.10 - управление DMX0 y1.11 - управление MUX3 y1.12 - запись в CTK y1.13 - 1 CTK y1.14 - управление DMX1 y1.15 - запись порт0 y1.16 - чтение порт0 y1.17 - чтение порт1 y1.18 - запись в RG1IALU y1.18 - запись в RG12ALU y1.19 - управление y1.20 -

MUX4 y1.21 - управление MUX5 y1.22 - управление y1.23 - MUX6 y1.24 - запись в CTadr y1.25 - 1 CTadr y1.26 - управлениеDMX2 y1.27 - чтение из ОЗУ y1.28 - запись в ОЗУ y1.29 - запись в триггер ТО0 y1.30 - запись в триггер ТО1 y1.31 - запись в триггер ТО2 y1.32 - запись в триггер ТО3 Осведомительные сигналы для УУ x1.1 - START x1.2 -

XRAM x1.3 - RAM x1.4 - CTK 224 КОП x1.10 - CTST 15 x1.11 - CTadr 224 x1.12 - проверка на нулевые РОН базового и индексного регистра x1.13 - проверка на нуль РОН базового регистра x1.14 - проверка на нуль РОН индексного регистра x1.15 - переполнение IALU x1.16 - End or Stop ALU x1.17 - Srop ALU x1.18 - TZ Управляющие сигналы УА y2.1 - RESET y2.2 - запись в

RG1ALU и в RG2ALU y2.3 - упраление y2.4 - MUX7 y2.5 - управление MUX8 y2.6 - управление y2.7 - MUX9 y2.8 - управление y2.9 - MUX10 y2.10 - Обнуление и запись в CTcycl y2.11 - Stop ALU y2.12 - управление DMX3 y2.13 - запись в триггер Т, сдвиг RG1ALU и RGres, -1 CTcycl y2.14 - запись в

TS y2.15 - запись в TZ y2.16 - запись в ТО y2.17 - запись в RGres y2.18 - End ALU Осведомительные сигналы для УА x2.1 - 2 разряд КОП x2.2 - 3 разряд КОП x2.3 - 4 разряд КОП x2.4 - переполнение ALU x2.5 - анализ результата на нуль x2.6 - анализ 31 разряда RG1ALU x2.7 - CTcycl 0 x2.8 - анализ 0 разряда RG1ALU x2.9 -

Start ALU Для анализа управляющих автоматов приведен алгоритм в закодированном виде. 3.3.1 Таблица прошивки памяти для y1y2y3y4y5y6y7y8y9y10y11y12y13y14y15y16y 17y18m11m21m301000101m410001011m5111m600 1m7001m81m9011000011m101m11101010011m120 01100011m131m1411m151m161m171m180m191 y1y2y3y4y5y6y7y8y9y10y11y12y13y14y15y16y 17y18y18y19y20y21y22y23y24y25y26y27y28y2 9 y30 y31 y32 y33m1111 m211 m31111 m4 1 m511 m61101 m71110 m8 1 m9 1m10 m1110010 m121011 m131 m14 1 m151001 m161 m1701 m18 1 m19001 m20100 m2110101 m221 m231 m2410001 m2501 m261111 m271 m2801 m29110 m3011001 m31001 m3201 m331111

m341 m3501 m36110 m3701 m381111 m39011011 m40 1m41 1m421000111 m43111 m44010011 m4511 m46001011 m47101 m48 1m49 1m5001 m51 m521 m5301 m54110 m5511011 m561 4. ПРИНЦИПИАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА РОН и ИАЛУ 4.1 Выбор и обоснование элементной базы Выбор элементной базы производится исходя из задания на разработку, то есть исходя из основного назначения и критерия на проектирование. Для конкретного выбора элементной базы необходимо рассмотреть несколько

различных серий. Наиболее широкое распространение в современной аппаратуре получили серии микросхем ТТЛ, ТТЛШ, ЭСЛ и схемы на КМОП-структурах. Опыт показал, что эти цифровые микросхемы отличаются лучшими электрическими параметрами, удобны в применении, имеют более высокий уровень интеграции и обладают большим функциональным разнообразием. На основании вышесказанного составим сравнительную таблицу некоторых электрических параметров этих серий. Таблица 4.1 Наименование параметраТТЛТТЛШЭСЛКМОППотребляемая мощность, мВт 5-40 1-19 25-700,0025

на 1 МГцЗадержка распространения сигнала при включении, нс 9-70 5-20 1,3-2,9 3,5-45Задержка распространения сигнала при выключении, нс 9-70 4,5-20 1,3-2,9 3,5-45Диапазон рабочих температур, С-60 125-60 125-10 75-40 125Напряжение питания, В510510-5,251010Выходное напряжение низкого уровня, В 0,4 0,4-0,5-0,81 -1,02 0,3-2,9Выходное напряжение высокого уровня, В 2,4 2,5-1,62 -1,85 7,2-8,2Нагрузочная способность1010-301050Частота переключения триггеров,

МГц До35 до130 до300 До125Помехоустойчивость, В0,40,3-0,40,12-0,151,5Работа переключения Рt, nДж 30-100 4-57 30-50 0,008-0,1Входной ток низкого уровня, мА -0,1 2 -0,1 2 0,25-3 -510-5Входной ток высокого уровня, мА 0,02-0,04 0,02-0,05 0,5мкА 0,05мкА Проанализировав таблицу и сопоставив данные заданием , можно сказать, что для курсового проекта отдадим предпочтение более быстродействующим сериям ТТЛШ и

ЭСЛ, КМОП. Недостатком ЭСЛ является их повышенная потребляемая мощность. Отметим также, что цифровые микросхемы ТТЛШ остаются основой построения вычислительных устройств, а также эта серия отличается наибольшим диапазоном выбора микросхем. Широкое применение получили микросхемы, в которых используются диоды и транзисторы с эффектом Шотки. Использование диодов Шотки позволило уменьшить потребляемую мощность и время задержек.

К достоинствам ТТЛ микросхем можно отнести высокий уровень схемно-технологической отработанности, и, как следствие, высокий процент выхода годных микросхем. Также микросхем ТТЛШ отличает широкий функциональный набор элементов. Рассмотрим сравнительные характеристики для микросхем типа ТТЛШ для более детального их изучения. Таблица 4.2

Наименование параметров533, 555530, 53115331531Входной ток низкого уровня, мА-0,42-0,2-0,6Входной ток высокого уровня, мА0,020,050,020,02Выходное напряжение низкого уровня, В0,40,50,40,5Выходное напряжение высокого уровня, В2,52,52,52,5Выходной ток низкого уровня, мА420420Выходной ток высокого уровня, мА-0,4-1-0,4-1Нагрузочная способность10 101030Задержка распространения сигнала при включении, нс20542,7Задержка распространения

сигнала при выключении, нс204,542,7Помехоустойчивость, В0,30,30,40,3Частота переключения триггеров, МГц257530100Uпит max, B5,5666Uвх max, B5,55,55,55,5Uвх min, B-0,4-0,4-0,4-0,4Напряжение питания, В510510510510Потребляемая мощность, мВт3,81914Температура, С -60125 1533,530,М530,1531 -1070 К555,КП531,КР1533,КР1531

Анализируя таблицу ТТЛШ серий, скажем, что для проектирования узлов взяты наиболее быстродействующие микросхемы КР531 и 1531, а также маломощные, серии 533 и 1533. 4.2 Используемые цифровые микросхемы и их параметры 4.2.1 1533ИР34 - два четырехразрядных буферных регистра с третьем Z - состоянием. Каждый из регистров имеет четыре входа и четыре выхода, вход сброса R и выход разрешения вывода ЕО. Когда на вход разрешения записи

РЕ подано напряжение высокого уровня, то данные со входов D проходят на выход Q, если на выводе действует низкий уровень напряжения, а на входе - высокий. Таблица состояний ВходыВыход РЕDQ1ххxZ00хх00111101100010xQ0 - питание 12 - общий Технические параметры Рпот 150мВт t1.0зд.р. не более 22 нс t0.1зд.р. не более 15 нс 4.2.2 КР531ИД14 - два дешифратора-демультиплексора. Имеется два адресных входа

А0 и А1. Если дешифратор работает в режиме демультиплексора, то вход разрешения ЕО принимает данные. Таблица состояний ВходыВыходы А0А - питание 8 - общий Технические параметры Рпот 450мВт t1.0зд.р. не более 12 нс t0.1зд.р. не более 15 нс 4.2.3 533ИМ6 - четырехразрядный полный двоичный сумматор с ускоренным переносом. Сумматор принимает два четырехразрядных слова по входам

А0А3 и В0В3, а по входу Сn сигнал входного переноса. Сумма разрядов входных слов появляется на выходах S0S1. На выходе Сn1 выделяется сигнал выходного переноса. В состав сумматора входит схема ускоренного переноса. 16 - питание 8 - общий Технические параметры Рпот 170мВт t1.0зд.р. не более 24 нс t0.1зд.р. не более 24

нс4.2.4 КР531КП11 - четыре одинаковых двухвходовых мультиплексора MSaMSd, имеют вход - разрешение выходным данным. Каждый из четырех мультиплексоров имеет по два входа данных I1 и I2. Для их выбора служит вход адреса данных. Таблица состояний ВходыВыход SI1I2Y1xxxZ000x0001х101x0001x11 - питание 8 - общий Технические параметры Рпот 400мВт t1.0зд.р. не более 22 нс t0.1зд.р. не более 15 нс 4.2.5

КР531КП2 - двойной четырехвходовый мультиплексор, имеющий общие адресные входы выбора S0 и S1. Имеются два входа разрешения и для каждого мультиплексора с активным низким уровнем напряжения. Таблица состояний ВходыВыходS0S I1I2I3I4Yхх1хххх0ххх0ххх1100х0хх0100х1хх 1010хх0х0010хх1х1110ххх00110ххх11 - питание 8 - общий Технические параметры Рпот 350мВт t1.0зд.р. не более 30 нс t0.1зд.р. не более 31 нс 4.2.6 1533ИЕ7 - четырехразрядный реверсивный счетчик с предварительной записью.

Установка счетчика в нулевое состояние осуществляется подачей на вход сброса R высокого уровня напряжения. Вход разрешения параллельной загрузки . Тактовые входы для счета на увеличение CU и на уменьшение CD. Таблица состояний РежимВходыВыходыR UCDD0D1D3D4Q1Q2Q3Q Сброс1хх0хххх0000101хх1хххх000011Парал. загрузка00х01000х1011000х101001х1Счет на увелич.011ххххСчет

на увеличение11Счет на уменьш.011ххххСчет на уменьшение11 - питание 8 - общий Технические параметры Рпот 120мВт t1.0зд.р. не более 42 нс t0.1зд.р. не более 38 нс 4.2.7 КР531ИД7 - двоично-десятичный дешифратор-демультиплексор, преобразующий трехразрядный код А0А7 в напряжение низкого уровня, появляющееся на одном из восьми выходов . Дешифрация происходит тогда, когда на входах и действует напряжение низкого уровня, а на входе

Е3 - высокого. Таблица состояний ВходыВыходы Е3А0А1А х1х1хххх1хх0ххх - питание 8 - общий Технические параметры Рпот 370мВт t1.0зд.р. не более 12,5 нс t0.1зд.р. не более 9 нс 4.2.8 К531КП7П - восьмиканальный мультиплексор. Имеет вход разрешения - активный уровень низкий, и три адресных входа, их активный уровень высокий. Таблица состояний ВходыВыходыВыбор Y S2S1S0xxx1010000I I I I I I I I - питание 8 - общий

Технические параметры Рпот 350мВт t1.0зд.р. не более 18 нс t0.1зд.р. не более 18 нс 4.2.9 К531ТМ2П - два независимых D-триггера, имеющих общую цепь питания. У каждого триггера имеется один информационный вход D, вход синхронизации С и два дополнительных инверсных входа S и R независимой асинхронной установки триггера в единичное и нулевое состояние.

Таблица состояний Режим работыВходыВыходы Q Асинхронная установка01хх10Асинхронный сброс10хх01Неопределенность00хх11Загрузк а 1 установка11110Загрузка 0 сброс11001 - питание 7 - общий Технические параметры Рпот 250мВт t1.0зд.р. не более 12 нс С 6 нс R,S t0.1зд.р. не более 13.5 нс С 8 нс R,S 4.2.10 КР1531ЛИ3 - три микросхемы И, каждая на три входа. 14 - питание 7 - общий

Технические параметры Рпот 13мВт t1.0зд.р. не более 5 нс t0.1зд.р. не более 5.5 нс 4.2.11 КР1531ЛН1 - шесть инверторов. 14 - питание 7 - общий Технические параметры Рпот 7,5мВт t1.0зд.р. не более 3,5 нс t0.1зд.р. не более 3,8 нс 4.3 Техническое описание принципиальной электрической схемы РОН Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление

о принципе работы РОН. Принципиальная схема построена на основе функциональной электрической схемы. Микросхемы DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD60, DD68-DD71, DD86-DD89, DD95-DD98 представляют собой регистры 1533ИР34 по два в корпусе. На их основе построены 8 32-х разрядных регистров общего назначения. Каждая из микросхем имеет вход обнуления, вход разрешения записи и вход разрешения выдачи на который

всегда подан управляющий низкий уровень. Микросхема DD1 представляет собой дешифратор КР531ИД7 с помощью которого выбирается один из РОН, а так как он имеет инверсные выходы, то к нему подключены инверторы - микросхемы DD2 и DD3, по шесть инверторов в одном корпусе причем в DD3 используются только два. С помощью микросхем DD25 и

DD78 происходит управление записью в РОН. Эти микросхемы являются логическими элементами И на три входа по три в корпусе, причем в DD78 используются только два. Записывается информация в РОН только по ШД0. Вывод информации на шины ШД0 и ШД1 осуществляется с помощью мультиплексоров К531КП7. На ШД0 данные выводятся с помощью микросхем

DD5-DD7, DD15-DD17, DD26-DD28, DD36-DD38, DD46-DD48, DD52-DD54, DD62-DD64, DD72-DD74, DD79-DD81, DD90-DD92, DD99-DD100. На ШД1 данные выводятся с помощью микросхем DD8-DD10, DD18-DD20, DD29-DD31, DD39-DD41, DD49-DD51, DD55-DD57, DD65-DD67, DD75-DD77, DD82-DD85, DD93-DD94,

DD101-DD102. Инверсный выход данных микросхем не используется. Схема питается напряжением 5В, которое подается на 14 выводы микросхем DD2-DD4, DD25, DD78, на 16 вывод микросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 и на 24 вывод микросхем

DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98. Общий провод для микросхем DD2-DD4, DD25, DD78 является7, 8 вывод микросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 и 12 вывод микросхем

DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98. Первоначально все регистры устанавливаются в нулевое состояние. Данные выставленные на ШД0 для записи в регистры ждут появления не только прихода синхроимпульса, но и прихода сигнала РЕ, а также прихода сигнала от дешифратора выбора определенного регистра. Для вывода данных на ШД0 мультиплексоры, работающие с этой шиной ждут управления адресными входами,

для выбора определенного регистра, а также управляющего сигнала на вход , разрешающего вывод информации на шину данных. Аналогичным образом происходит выдача на ШД1. На принципиальной схеме присутствуют конденсаторы, предназначенные для подавления помех по цепи питания. Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей.

Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высокочастотных помех. Низкочастотные помехи, проникающие в систему по цепи питания, должны блокироваться с помощью электролитического конденсатора C1-С10 емкостью 1мкФ. Взят конденсатор К50-6-120. Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мкФ на одну микросхему. Следовательно для нашего случая взяты десять емкостей

С11 - С20. Взят конденсатор КМ-5-Н90-0,01520. Для данной схемы приведен перечень элементов. 4.4 Техническое описание принципиальной электрической схемы ИАЛУ Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление о принципе работы ИАЛУ. Принципиальная схема построена на основе функциональной электрической схемы. Микросхемы DD1-DD6, представляют собой регистры 1533ИР34 по два в корпусе.

На их основе построены 2 24-х разрядных регистров ИАЛУ для приема и хранения модификаторов для вычисления исполнительного адреса. Каждая из микросхем имеет вход обнуления, вход разрешения записи и вход разрешения выдачи на который всегда подан управляющий низкий уровень. Микросхемы DD1-DD32, DD38-DD40 представляет собой сумматоры 533ИМ6 для суммирования модификаторов исполнительного

адреса. Перенос входящий в младший разряд всегда равен нулю. Для вылавливания переполнения на выходе сумматора, то есть перенос выходящий из старшего разряда записывается в триггер флагов DD44.1, который в свою очередь вырабатывает соответствующий осведомительный сигнал. Триггер построен на основе микросхемы К531ТМ2П два триггера в корпусе. Второй триггер используется для вылавливания переполнения счетчика.

Счетчики 1533ИЕ7 DD53-DD55,DD60-DD62 выполняют роль регистра и счетчика при необходимости. Вычисленный адрес передается на ША на секцию разъема Х1.4 или обратно возвращается на сумматор через дешифратор-демультиплексор КР531ИД14 два дешифратора в одном корпусе DD45-DD52, DD56-DD59. Для выбора направления передачи используется вход

А0, А1 незадействованный вход, всегда подключен к нулевому потенциалу. Информация подается на входы . Мультиплексоры DD7-DD9, DD13-DD15, DD20-DD22, DD26-DD28 построенные на микросхемах КР531КП2 два мультиплексора в одном корпусе, имеющие общие адресные входы, входы разрешения выдачи данных всегда активны - низким потенциалом пропускают на сумматор вход

А содержимое регистра DD-DD2, DD5 или значение пришедшее со счетчика или данные пришедшие из вне ИАЛУ с разъема Х1.9 Мультиплексоры DD10-DD12, DD16-DD18 построены на микросхемах КР531КР11 пропускают на сумматор вход В значения регистра DD3-DD4, DD6 или данные пришедшие из вне с разъема Х1.9, управляются адресным входом S, вход разрешения выдачи всегда активен.

Мультиплексоры DD23-DD25, DD29-DD31, DD35-DD37, DD41-DD43 построенные на микросхемах КР531КП2 два мультиплексора в одном корпусе, имеющие общие адресные входы, входы разрешения выдачи данных всегда активны - низким потенциалом пропускают на счетчик данные из сумматора или из вне ИАЛУ с разъема Х1.9 или так же из вне ИАЛУ из секции разъема Х1.2. Схема питается напряжением 5В, которое подается на 14 вывод микросхемы

DD44, на 16 вывод микросхем DD7-DD43, DD45-DD62, и на 24 вывод микросхем DD1-DD6. Общий провод для микросхемы DD44 является7, 8 вывод микросхем DD7-DD43, DD45-DD62 и 12 вывод микросхем DD1-DD6. Первоначально все регистры устанавливаются в нулевое состояние, затем сумматор складывает значения пришедшие из соответствующих мультиплексоров и передает на счетчик через соответствующий мультиплексор, затем идет возврат на сумматор для дальнейшего вычисления

или выдача на ША. На принципиальной схеме присутствуют конденсаторы, предназначенные для подавления помех по цепи питания. Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей. Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высокочастотных помех. Низкочастотные помехи, проникающие в систему по цепи питания, должны блокироваться с помощью

электролитического конденсатора C1-С6 емкостью 1мкФ. Взят конденсатор К50-6-120. Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мкФ на одну микросхему. Следовательно для нашего случая взяты десять емкостей С7 - С12. Взят конденсатор КМ-5-Н90-0,01520. Неиспользуемые информационные входы подключены к источника питания через резистор, сопротивлением 1 кОм, один такой резистор обеспечивает подключение 20 входов.

Для данной схемы используются подключение трех резисторов МЛТ -1к 10. Для данной схемы приведен перечень элементов. 5. РАСЧЕТНАЯ ЧАСТЬ 5.1 Проверочный нагрузочный расчет для блока 5.1.1.Проверочный нагрузочный расчет для РОН Допустимый выходной токИС нагрузкиРеальный ток нагрузкиI0вх,мАI1вх,мА1533ИР34 I0вых,мА 4 I1вых,мА0,4К531КП7П-210,05 10,05Суммарный ток нагрузки-20,1КР531ИД7

I0вых,мА 20 I1вых,мА1КР1531ЛН1-0,610,021531ЛН1 I0вых,мА 20 I1вых,мА1КР1531ЛИ3-0,610,021531ЛИ3 I0вых,мА 20 I1вых,мА11533ИР34-0,210,02 5.2.2 Проверочный нагрузочный расчет для ИАЛУ Допустимый выходной токИС нагрузкиРеальный ток нагрузкиI0вх,мАI1вх,мА1533ИР34 I0вых,мА 4 I1вых,мА0,4КР531КП11-210,05 1533ИР34 I0вых,мА 4 I1вых,мА0,4КР531КП2-210,05КР531КП11 I0вых,мА 20

I1вых,мА1533ИМ6-0,610,02КР531КП11 I0вых,мА 20 I1вых,мА11533ИЕ7-0,210,02КР531КП2 I0вых,мА 20 I1вых,мА1533ИМ6-0,410,02533ИМ6 I0вых,мА 4 I1вых,мА0,4КР531КП11 К531ТМ2П-210,05 10,05Суммарный ток нагрузки-20,11533ИЕ7 I0вых,мА 4 I1вых,мА0,4КР531ИД14 К531ТМ2П-210,05 10,05Суммарный ток нагрузки-20,1 КР531ИД14 I0вых,мА 20 I1вых,мА1КР531КП11-210,05 5.3

Расчет потребляемой мощности блока 5.3.1 Расчет потребляемой мощности РОН РпотS Рпот i 64 К531КП7 350 мВт2240032 1533ИР34150 мВт48001 КР531ИД7370 мВт3703 КР1531 ЛИ313 мВт392 КР1531 ЛН17,5 мВт15Рпот27624 мВт 27,624 Вт 5.3.2 Расчет потребляемой мощности ИАЛУ РпотS Рпот i 6 533ИМК6170 мВт10206 1533ИР34150 мВт9006 1533ИЕ7120 мВт72024 КР531 КП2350 мВт84006 КР531 КП11400 мВт240012

КР531ИД14450 мВт54001 К531ТМ2П200 мВт250Рпот19090 мВт 19,09 Вт 5.4 Расчет надежности для блока 5.4.1 Расчет надежности для РОН Р е-lt l Slini , час-1 Т 1lобщ , час t 1500 час lис 0,110-6 час-1 nис 102 lконд 0,0210-6 час-1 nконд 20 lпайки 0,000110-6 час-1 nпайки 1712 lразъем 2,510-6 час-1 nразъем 77 lобщ 203,271210-6 час-1 Т 4919,53 час Р 0,74 5.4.1 Расчет надежности для ИАЛУ

Р е-lt l Slini , час-1 Т 1lобщ , час t 1500 час lис 0,110-6 час-1 nис 61 lконд 0,0210-6 час-1 nконд 12 lпайки 0,000110-6 час-1 nпайки 1109 lразъем 2,510-6 час-1 nразъем 135 lрезист 0,0510-6 час-1 nрезист 3 lобщ 344,110-6 час-1 Т 2906,14 час Р 0,6 ЗАКЛЮЧЕНИЕ В данном курсовом проекте был разработан процессор для ограниченного набора команд. Исходя из критерия проектирования, то есть максимального быстродействия блоки процессора построены

на основе ТТЛШ технологии, на перспективных быстродействующих сериях, эти серии имеют довольно большой функциональный набор элементов. Были разработаны и описаны следующие электрические схемы 1. Структурная - которая служит для общего ознакомления с проектируемым узлом, определяет назначение и взаимосвязи центральной части ЭВМ. 2. Функциональная - определяет основной состав и функциональные части, участвующие в процессе, иллюстрируемой схемы, и связи между этими частями.

Представленная схема дала понятие о составе функционального набора элементов. 3. Принципиальная - указывает все необходимые элементы для построения блоков РОН и ИАЛУ, связи между элементами и элементы, которыми заканчиваются входные и выходные цепи. В расчетной части курсового проекта был произведен нагрузочный расчет для блоков, который показал, что все ИС ТТЛШ совместимы друг с другом, то есть подтверждена правильность выбора серии на проектируемый

узел. Так же были произведены расчеты потребляемой мощности и надежности блоков. Еще раз отметим, что разработанный процессор полностью удовлетворяет техническому заданию на курсовой проект. ЛИТЕРАТУРА 1. Пухальский Г.И Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах Справочник. -М. Радио и связь, 1990 304 с. ил. 2. Цифровые интегральные микросхемы

Справочник П.П. Мальцев, Н.С. Долидзе, М.И. Критенко и др М. Радио и связь, 1994 240 с. ил. 3. Применение интегральных микросхем в электронной вычислительной технике Справочник Р.В. Данилов, С.А. Ельцова, Ю.П. Иванов и др. Под ред. Б.Н. Файзулаева, Б.В. Тарабрина М. Радио и связь, 1986 387с. ил. 4. Каган Б.М. Электронные вычислительные машины и системы

Учеб. пособие для вузов 3-е изд перераб. и доп М. Энергоиздат, 1991 592 с. ил. 5. Преснухин Л.Н Шахнов В.А. Конструирование электронных вычислительных машин и систем. Учеб. для втузов по спец. ЭВМ и Конструирование и производство ЭВА. -М. Высш.шк 1986. 512с. ил. 6. Цифровые интегральные микросхемы Справочник М.И.Богданович, И.Н. Грель, В.А.Прохоренко,

В.В. Шалимо - Минск Беларусь, 1991. 7. Савельев А.Я. Арифметические и логические основы цифровых автоматов Учебник М. Высш. школа, 1980 255с ил. 8. Иыуду К.А. Надежность, контроль и диагностика вычислительных машин и систем Учеб. пособие для вузов по спец. Вычислительные машины, комплексы, системы и сети

М. Высш. шк 1989 216с. ил. П Р И Л О Ж Е Н И Е