Методичний посібник до курсового проекту з дисципліни "Цифрові обчислювальні машини"

осхеми пам ят не входять до складу секцонованих мкропрограмних комплектв, розробник самостйно обира елементну базу для реалзац пам ят мкрокоманд, виходячи з потрбно розрядност мкрокоманд, х клькост та швидкод процесора. Комплекти бполярних мкропрограмованих мкросхем 1802 1804 доцльно залучати у спецалзованих обчислювальних керуючих пристроях при пдвищених вимогах до х швидкод до 8 млн. коротких операцй за секунду в контролерах до 5 млн. у процесорах та при вдсутност значних обмежень на енергоспоживання приблизно 10-30

вт. В залежност вд складност апаратури. Побудова контролерв процесорв з мкропрограмним управлнням. Принцип мкро програмного управлння запропонований у 1951 роц професором математично лаборатор Кембриджського унверситету Улксом М. Мкроопераця уявля собою елементарне перетворення операндв наприклад, передача операнда мж регстрами, багато розрядна логчна операця, операця додавання, яка здйснються одним з блокв процесора протягом такту синхронзац . Мкрокоманду складають деклька чи навть одна мкроопераця,

як виконуються всма блоками процесора протягом такту. Код мкрокоманди - це двйкова комбнаця, яка у той чи нший спосб вказу перелк блокв процесора, котр нцюються у даному тактов, а також наступну мкро команду. Мкропрограма уявля собою упорядковану послдовнсть мкрокоманд, призначену для реалзац алгоритму виконання певно машинно операц з системи команд ЕОМ. На вдмну вд ранш вдомого апаратного принципу управлння, який оснований на нцюванн вдповдних логчних

схем процесора, з метою реалзац потрбно машинно команди, шляхом формування у певних тактах одиничних значень сигналв керування, мкропрограмний спосб управлння поляга у безпосередньому прочитування з спецального ПЗП текств мкропрограм, причому коди мкрокоманд у явний спосб вказують блоки процесора, як слд нцювати даному тактов. Переваги мкропрограмного способу управлння полягають у тому, що а спрощуться розробка процесора й збльшуться ступнь регулярност його структури б спецалзован та проблемно-орнтован процесори

реалзуються шляхом модифкац системи команд стандартного унверсального процесора в пдвищуться ефективнсть системного та прикладного програмного забезпечення завдяки мкропрограмнй реалзац часто використовуваних мкропрограм окремих стандартних функцй. Комплекти бполярних секцонованих мкросхем надають можливсть синтезувати керуючи й обчислювальн пристро з мкропрограмним управлнням двох класв -контролери -процесори, котр принципово вдрзняються не складнстю апаратури та реалзованих функцй, а в першу чергу числом рвнв

управлння процесом обробки даних. У контролерах використовуться лише один такий рвень мкропрограмного управлння, тод як у процесорах два рвн програмного та мкропрограмного управлння. У випадку контролера алгоритм функцонування керованого ним пристрою занесений до спецально пам ят у вигляд сукупност мкрокоманд, що задають для кожного такту д оперативно й керуючо частини контролера. Керуюча частина КЧ обов язково мстить обов язково мстить пам ять мкрокоманд

ПМК формувач адреси мкрокоманди ФАМк та може реалзуватися одинадцятьма способоми в залежност вд мсця пдключення й клькост пдключень додаткових регстрв - мкрокоманд РгМк, де збергаться адресна та керуюча частини мкрокоманди - стану РгC, в якому фксуються значення ознак, що характеризують результат виконання операц операцйною частиною ОЧ контролера. Розглянемо три найважливш варанти структур мкропрограмовних контролерв. а

У структур з лише регстром мкрокоманд виконання команди умовного переходу з номером N2 можливе лише псля завершення операц та формування ознаки в ОЧ. Тому тривалсть такту Тк2 ,де - тривалост, вдповдно, читання мкрокоманди х ПМк, виконання операц в ОЧ, формування адреси наступно мкрокоманди в ФАМк. При реалзац безумовних операцй ОЧ може функцонувати одночасно з

ФАМк, тому тривалсть такту зменшуться до Таким чином, якщо не використовувати змнну тривалсть такту, то час виконання мкрокоманди визначаться умовними мкрокомандами. Контролер з регстрами мкрокоманд й стану використову в черговому такт ознаку, сформовану в попередник тактов. Тому однакова тривалсть виконання умовних безумовних мкрокоманд. Однак для аналзу та врахування ознаки, коли ФАМк утворю адресу наступно мкрокоманди, потрбний додатковий

такт Тк1 протягом якого ОЧ викону пусту мкрокоманду. У контролер з трьома регстрами основн його частини функцонують одночасно такЮ у такт Тк - ОЧ викону мкрокоманду з номером N, що розмщена в регистр мкрокоманд РгМк, та форму ознаки - з ПМк читаться N1-a мкрокоманда, адреса яко зформована ранше збергаться в регстр адреси РгАМк - ФАМк утворю адресу наступно мкрокоманди з номером

N2, прочитуючи з РгС ознаки сформован N-1 -ю мкрокомандою. Тому контролер з трьома регстрами потребу мнмально тривалост такту при вдсутност розгалужень у мкропрограм Однак, якщо в такт Тк виконуться мкрокоманда умовного переходу, то ОЧ в тактах Тк1 Тк2 змушена реалзувати пусту мкрооперацю NOP ФАМк у такт Тк1 форму адресу переходу М, за якою мкрокоманда читаться у такт

Тк2, а виконуться ОЧ у такт Тк3 . Використання двох додаткових тактв призводить до зменшення продуктивност контролера з трьома регстрами при виконанн мкрокоманд умовного переходу. До того ж такий контролер значно складнше мкропрограмувати. Таким чином, виборов структури контролера повинен передувати ретельний аналз реалзованого алгоритму, оскльки при значному вдсотков умовних переходв ефективна послдовна структура контролера з одним регстром

РгМк, тод як 3-ступнева конверна структура контролера з трьома регстрами у випадку природно послдовност виконання мкрокоманд та залучення мкрокоманд безумовного переходу. У випадку процесора прикладний алгоритм вдображений не в ПМк, а у оперативнй пам ят ОЗП як послдовнсть команд. Кожна команда реалзуться шляхом виконання вдповдно мкропрограми з

ПМк. Вдповднсть мж кодом команди з РгК та мкропрограмою встановлються за допомогою дешифратора початкових адрес ДшПА мкропрограм, який синтезуться на основ мкросхем програмованих ПЗП або ПЛМ. У склад процесора видляють керуючу частину та операцйно-адресну, в якй реалзуються вс д з а арфметико-логчно обробки нформац, що надходить ззовн по шин даних б збергання промжних результатв в формування адрес команд, вихдних даних результатв.

У процесорах низько продуктивност формування адрес реалзуться тим же обладнанням, що й арефметико-логчна обробка даних, у режим чередування. При цьому операцйно-адресна частина зветься просто операцйною чи блоком обробки даних. У високопродуктивних процесорах функц адресно обробки покладаються на АЧ спецальну апаратуру, що функцону у режим граничного сумщення за часом з арифметико-логчною обробкою даних . Потрбно вдмтити, схемотехнчно та структурно вдрзняються операцйн частини пристров у вдносност

до специфки конкретних застосувань, структура керуючо частини значно консервативнша. Особливост прикладних алгоритмв впливають перш за все на формат мкрокоманди та вмст ПМк Блок обробки даних Блоки обробки даних БОД можуть вдрзнятися за свою структурою та форматом оброблювальних операндв, реалзувати т чи нш мкропроцесорн секц. Мкропроцесорна секця Найпростшою за структурою та функцональними можливостями являться мкропроцесорна 4-розрядна секця

КМ1804ВС1, за допомогою яко можуть бути реалзован процесори як з регстрами загального призначення, та з акумулятором. 4-розрядова ALU викону 3 арифметичних 5 логчних операцй над операндами, що надходять на його входи R та S, причому CI це вхдне перенесення до секц. МкрокодОперацяМнемонкаМнемонкаМкрокодОпе рандиI5I4I3J2J1J0RS Q000AQ SUBR SUBSZQ0100Q011RVSORZ NDZ NOTRS XORDQ110DQ

XNORDZ111D0За допомогою мультиплексора МUX1 здйснються вибр джерел операндв, як можуть надходити з зовншньо шини даних DI03 чи з внутршнх регстрв Q або РЗП. Реалзаця операцй з поодиноким операндом нкремент, декремент, нверся, завантаження тощо за допомогою ALU спрощуться за рахунок використання нульового другого фктивного операнду комбнац з чотирьох двйкових нулв. Внутршня надоперативна регстрова пам ять секц складаться з 16 4-розрядових РЗП та 4-розрядового регстра Q. У процес виконання операц вмст будь-яких з

РЗП може перевантажуватись до РгА та РгВ, причому номери цих РЗП вказуються 4-розрядовими кодами А03 та В03. Однак при запису нформац до РОНу, номер останнього повинен вказуватись лише кодом В03. На вход блоку РЗП розмщений комбнацйний зсувач даних SH1, що забезпечу завантаження до РЗП, обраного полем

В03, операнда без зсуву або з зсувом праворуч на розряд у бк старших розрядв. При цьому, з метою сполучення сусднх секцй, використаються двонапрямков входи-виходи SL1 SR1. За допомогою регстра Q спрощуться реалзаця деяких операцй, наприклад, множення та длення. При цому залучаться зсувач SH2, який дозволя записувати до регстра Q дан з виходу АЛП як безпосередньо, так з зсувом на позицю лворуч або праворуч.

Виходи SL2 SR2 зсувача SH2 використовуються при взамод сусднх секцй. Управлння завантаженням внутршнх регстрв та виведенням результатв на вихдну шину DO03 здйснються за допомогою сигналв I6I8. МкрокодРЗПРегстр QВихдна шина DO03I8I7I6ЗсувЗавантаженняЗсувЗавантажен ня000 FQF001 F010-FB A011-FB F100праворучF2BправоручQ2BF101праворучF2

B-F110лворуч2FBлворуч2QBF111лворуч2FB F На виход ALU розмщений селектор вихдних даних MUX2, який може передавати на вихдну шину DO03 не тльки результат поточно операц, а й вмст одного з РЗП, адреса якого вказуться кодом А03. Вихдний каскад MUX2 виконаний за схемою з трьома станами, тому при секця вдключаться своми виходами DO03 вд зовншньо нформацйно шини. ALU форму також зовншн вихдн сигнали, як у той чи ншй спосб використовуються

при поднанн секцй мж собою та - сигнали породження та транспортування перенесення в межах дано секц використовуються мкросхемою КМ1804ВР1 прискореного перенесення, що забезпечу бльш високу швидкодю CO- вихдне перенесення з дано секц N знак та V переповнення мають значення лише для старшо секц, вказуючи на вд мнсть результату при N1 та переповнення розрядно стки Z- формуться на виход схеми з вдкритим колектором, що дозволя пдключити виходи

Z всх секцй через резистор до джерела живлення 5В тод при нульовому результат мамо Z1, а при ненульовому Z0. Значення сигналв N,V,Z,CO можуть бути проаналзован при виконанн команд мкрокоманд умовно передач управлння. Розглянемо приклади виконання деяких операцй процесорною секцю. Операця пересилання операнда з одного РЗП до ншого може здйснюватись за допомогою вдмнних мкропрограм. Однак суттво те, що операнд необхдно прочитати з регстра-джерела, потм передати через

ALU та SH1, а лише нарешт завантажити до регстра-приймача. Адресу регстра-джерела вказу код А, номер регстра приймача задаться полем В03. Оскльки операця пересилання однооперандова, то для завдання операндв необхдно використовувати код ZA J2J1J0100, коли на вхд R ALU податься нульовий операнд, а на вхд S операнд з РЗП, який задаться полем А03. З метою запису до регстра-приймача, окрм його номера на входах

В03, необхдно також вказати код I8I7I6010 або 011, який забезпечу завантаження FB. При цьому ALU може реалзувати рзн операц - додавання при I5I4I3000 та CI0 - вднмання при I5I4I3001та CI1 - логчне при I5I4I3101, коли нвертуться нульовий R - диз юнкц при I5I4I3011 - додавання за модулем 2 при I5I4I3110 Псля виконання будь-яко з перелчених операцй на виход

F ALU ма мсце вмст регстра-джерела, причому при виконанн логчних операцй значення CO няко рол не вдгра. ОперацяМкропрограмаПриймач РезультатОпераця ALUПеренесення GВибр операндАдресн кодиI8I7I6I5I4I3I2I1I0ABДодаванняR0DR101 X000010101R1R2R101X0100100001R3QR401X011 0100ВднманняQ-DQ011110xR5-R6 Q000010100101010110Q-R7R801X001100001111 000нкрементR91R901X0001011xxxx1001Q1Q010 10xДекрементR10-1R10010001010010101010Q-

1Q010010xнвертуван-ня Х111Х011хххх Х010х Схема управлння станами та зсувами СУЗС - здйсню запам ятовування ознак результата,що формуться АЛП його станв управля сигналом вхдного перенесення реалзу 32 типи зсувв арифметичних, логчних, циклчних над словами звичайно та подвйно довжини. До складу СУЗС входять два 4-розрядових регстри стану, N та M, котр разои з трьома мультиплексорами та буфером

ознакБО складають блок збергання та модифкац ознак БЗМО, а також блоки управлння переносами БУП зсувами БУЗ, блок переврки умов БПУ пристрй керування ПК, схема управлння полярнстю СУП. Операц над вмстом регстра N при можна пдроздлити на три групи - порозрядн - регстров - завантаження Порозрядн операц встановлюють у одиницю або скидають у нуль окрем розряди регстра

N дивись таблицю. МкрокодПозначення операцДля операцI5I4I3I2I1I00010000NZСкид ознаки нуля Z0010011NZУстановка ознаки нуля Z0010100NCСкид ознаки перенесення С0010111NCУстановка ознаки перенесення С0011000NNСкид ознаки знака N0011011NNУстановка ознаки знака N0011100NOVСкид ознаки переповнення NOV001NOVУстановка ознаки переповнення NOV Регстров операц виконуються над всма розрядами, як одночасно,

встановлюються у нуль або одиницю, копюються до регстра М або обмнюються з ним вмстом дивись таблицю. МкрокодПозначення операцДля операцI5I4I3I2I1I0MNЗапис вмсту РгM до РгN011NЗапис 1 у розряди РгN000010MNРегстровий обмн0000110NЗапис 0 у розряди РгNОперац завантаження здйснюють занесення до РгN ознак нуля IZ, знака IN, перенесення IC та переповнення IOV з вдповдних входв

К1804ВР2, причому запис з нвертуванням ознаки перенесення використовуться при виконанн команд вднмання чисел, що додан у прямому код, а запис з зберганням ознаки переповнення у раз необхдност продовжувати обчислення псля виконання переповнення. МкрокодПозначенняОперацяI5I4I3I2I1I00001 1ХIZNZЗапис з збереженням ознаки переповненняICNCINNNIOV v NONNON01100ХIZNZЗапис з нверсю ознаки перенесення10100Х ХINNNIOVNOV00010Х010ХХХ01101Х0111ХХ100ХХ ХIZNZICNCБезпосередн завантаження з входв ознак 10101ХINNNСтану1011ХХIOVNOV110ХХХ11101Х1 111ХХОперац

над вмстом регстра М виконуються при бувають двох типв - регстров - завантаження причому здйснюються тльки над розрядами, обраними за допомогою вдповдних сигналв дозволу для MZ для MN для MC для MOV При регстрових операцях призводиться завантаження з двонапрямкових виводв YZ, YN,YC,YOV чи з виходв регстра N. МкрокодПозначення операцДля операцI5I4I3I2I1I0YMЗапис з входв Y011NЗапис 1 до РгМ000010MNРегстровий обмн0000110NЗапис 0 до

РгМ нвертування вмсту РгМ Операц завантаження аналогчн однойменим операцям для РгN. МкрокодПозначенняОперацяI5I4I3I2I1I00001 00IZMZЗапис для виконання зсуву з використанням ознаки переповненняINMNMOVMCMCMOV00100ХIZMZЗапи с з нвертуванням ознаки перенесення01100Х ХINMN11100ХIOVMOV00011Х00101Х0011ХХ010ХХ Х01101Х0111ХХ100ХХХIZMZЗапис безпосередньо з входв ознак стану10101ХICMC1011ХХINMN111ХХХIOVMOV110 ХХХ11101Х111ХХХ Управлння двонапрямковою шиною Y вдображено у наступнй таблиц.

МкрокодВиходи I5I4YZYCYNYOV1XXВдключено00ХNZNCNNNOV010 MZMCMNMOV011IZICINIOV Якщо на входи I0I5 подати нульову комбнацю, шина Y являться вхдною незалежно вд значення сигнала дозволу . Схема переврки умов БПУ складаться з схеми переврки умов СПУ, комутатора умов КУ схеми управлння полярнстю СУП.

СПУ форму 8 базових логчних умов над операндами, що визначаються розрядами I4 I5 мкрокоманди. В залежност вд комбнац I3 I2 I1 КУ. Розряди мкрокоманлиЗначення сигналу на виход СТJ3J2J1J0J50 J40 J50 J41J51 J40J51 J4 NZNZMZIZ NOVNOVMOVIOV NCNCMCI NNMNIN Сигнал з виходу СТ призначений для змну природно послдовност команд мкрокоманд вн надходить на

один з входв мультиплексора вибору умов у склад пристрою умов мкропрограмного управлння обира одну з логчних умов, яка може бути про нвертована СУП при J0. При значення одн з 16 умов надходить на вхд БПУ, а при вихдний каскад БПУ переходить у високо мпедансний стан. Блок управлння переносами БУП обира у якост сигнала вхдного перенесення секц одне з семи джерел за допомогою 2-розрядно мкрокоманди

J12 J11 та сигналв J5 J3 J2 J1. Завдяки цьому спрощуться виконання деяких операцй, наприклад, додавання та вднмання звичайно та подвйно довжини, оскльки можна скористатись - константами 0,1 - перенесенням попереднього такту з РгN чи його нверсю - поточним перенесенням даного такту МкрокодВиход СОJ12J11J5J3J2J1000XXX001XXXX110XXXXCI11 00XXNC110X1XNC110XX MC1110XXMC111X1XMC111XX1M Блок управлння зсувами БУЗ, виходячи з мкрокоманди

J10,J9,J8,J7,J6, реалзу один з 32-х можливих зсувв, причому у якост вхдних змнних можуть використовуватись сигнали на виводах зсуву та шин C, IN, IV, IZ. Зсуви дозволен при , а при вс чотири двонапрямков виводи зсуву SL1, SR1, SL2, SR2 СУСЗ знаходяться у високомпедансному стан. Розряд J10 мкрокоманди визнача напрямок зсуву, тому вн повинен поднуватись з входом J7 секц К1804ВС1 чи входом J8 секц К1804ВС2. МкрокодТип зсуву

Двонапрямков виводиЗаван-таження до МСJ10J9J8J7J6SL1SR1SL2SR20Z0Z0-00001Z1Z1 -00010Z0ZMNSL100011Z1ZSL1-00100ZMCZSL1-0 0101ZMNZSL1-00110Z0ZSL1-00111Z0ZSL1SL201 000ZSL1ZSL2SL101001ZMCZSL2SL101010ZSL1ZS L2-01011ZICHZSL1-01100ZMCZSL1SL201101ZSL 2ZSL1SL201110ZINIVZSL1-01111ZSL2ZSL1-Z- високомпедансний стан - вдсутнсть завантаження у страш розряди лворуч МкрокодТип зсуву Двонапрямков виводиЗаван-таження до МСJ10J9J8J7J6SL1SR1SL2SR210Z0ZSR1100011Z 1ZSR1100100Z0Z-100111Z1Z-10100SR2Z0ZSR11 0101SR2Z1ZSR110110SR2Z0Z-10111SR2Z1Z-110 00SR1ZSR2ZSR111001MCZSR1ZSR111010SR1ZSR1 Z-11011MCZ0Z-11100SR2ZMCZSR111101SR2ZSR1 ZSR10SR2ZMCZ-1SR2ZSR1Z-

Z- високомпедансний стан - вдсутнсть завантаження у страш розряди лворуч СУЗС являться багатофункцональним пристром, залучення якого доцльно у процесорах з розвиненою системою команд. У нших випадках вища швидкодя та менший обсяг обладнання завдяки скороченню розрядност мкрокоманди досягаться при використанн мкросхем К531 та К1531. Структура блока обробки даних. З метою скорочення тривалост циклу секц пдключаються до блока прискореного

перенесення К1804ВР1, що використову допомжн сигнали породження G розповсюдження Р перенесень, як виробляються секцями. СУСЗ розмщуються мж найстаршою та наймолодшою секцями, пдключуюсь до ланцюгв зсуву та перенесень, а також до виходв ознак найстаршо секц. Оскльки секцй здатн виконувати лише логчн зсуви та не мають входв завдання власно позиц, СУСЗ - трансформу логчн зсуви секц в логчн, арифметичн або циклчн зсуви процесораю

- генеру сигнали вхдного перенесення - управля входом розгалужень пристроя мкропрограмного управлння По каналах А та В на адресн входи процесорних секцй надходять номери регстрв, що вказуються вдповдними полями регстра мкрокоманд, або регстра команд. Шина управляючих сигналв використовуться для СУСЗ та процесорними секцями, причому призначення розрядв мкрокоманди вказуться в таблиц. Довжина управляючо частини мкрокоманди у випадку обробки 16-розрядних даних склада 46-55 бтв.

16-розрядова шина вхдних даних служить для введення операндв, що розмщен у пам ят чи зовншнх пристроях,а також у пол констант мкрокоманди. 16-розрядова шина результатв 4-розрядова шина ознак перенесення нульового результата, знака результата та переповнення пдключен до блоку взамод з зовншньою по вдношенню до процесора шиною даних, котра може бути сумсна з шиною адреси . З метою переривання пдпрограм, коли збергаться та вдновлються вмст регстру стану процесора, передбачена

можливсть запису нформац до РгМ РгN з вхдно шини IC, IZ, IN, IV та видач х вмсту на вихдну шину YC,YZ,YN,YV. Поле константD0D15Поле управлння СУСЗ К1804ВР2ПеренесенняI12 ,I11ЗсувI9 I6ОперацI5 I0ДозвлЗсуву Ознак Умови Дозвл записуу РгМ у РгN Ознак до РгМПереповнення Знак Нуль Перенесення

Поле управлння секц К1804ВС1Приймач результатуI8 I6Функця АЛПI5 I3Джерело операндвI2 I0Адреса для каналу АA3A0Адреса для каналу ВB3B0Дозвл виходв Пристрй мкропрограмного управлння. Пристрй мкропрограмного управлння ПМУ призначений для - реалзац операцй управлння, що зустрчаються в мкропрограмах - формування адреси наступно мкрокоманди з залученням рзномантних способв адресац, використання

яких спрощу процедури синтезу ПМЗ та сприя пдвищенню продуктивност . Природня адресаця реалзуться за допомогою лчильника адреси мкрокоманд вмст якого збльшуться на одиницю псля виконання чергово мкрокоманди. Примусова адресаця здйснються шляхом задавання адреси з залученням - вдповдного поля мкрокоманди стека перетворювача кода операц в початкову адресу вдповдно мкропрограми нших джерел, зовншнх по вдношенню до ПМУ . Сторнкова адресаця поляга в модифкац старших розрядв адреси

мкрокоманди за допомогою додаткових апаратних засобв, наприклад, регстра сторнок. Необхднсть у сторнковй адресац виника в тих випадках, коли розряднсть мкросхеми ПМУ фксована , до того ж, недостатня для адресац потрбного обсягу пам ят. Функцональна адресаця дозволя змнювати будь-як, тльки не сторнков, розряди адреси. Вдносна та ндексна адресац не набули широкого застосування у

ПМУ. Найбльшого поширення в алгоритмах мкропрограмного управлння набули так типи операцй управлння. Безумовний перехд означа передачу управлння мкрокоманд за адресою Аj зразу псля виконання мкрокоманди, що розмщена за адресою А. Адреса Aj формуться за допомогою одного з вказаних способв адресац. Умовний перехд здйснються за адресою Аj у раз виконання умови при реалзац мкрокоманди за адресою

А1 та за адресою Ак, якщо вказана умова не виконуться. У частковому випадку одна за адрес Аj або Ак може бути адресою наступно мкрокоманди визначатися вмстом лчильника мкрокоманд. Виконання циклв за умовою реалзуться з умовного переходу або стека за адресою Aj Ai або лчильника числа повторень. Безумовний перехд до мкропрограми та повернення з не реалзуться за допомогою стека, в котрому збергаться адреса повернення.

Аналогчно здйснються вдповдна умова переходу. При реалзац рзномантних алгоритмв можуть залучатися вкладен мкропрограми, при виконанн яких адреса повернення завантажуться до стека, а перед поверненням прочитуться з стека. Якщо необхдно деклька разв повторити виконання окремо мкрокоманди, тог слд зафксувати вмст лчильника команд протягом вдповдно клькост тактв. Таким чином ПМУ повинен забезпечувати вибрку рзних джерел адреси, модифкацю адрес, пдрахування числа циклв, збергання

адрес повернення, а також змнювати послдовнсть мкрокоманд в залежност вд результату аналзу умов. Секцйн 4-розрядов мкросхеми К1804ВУ1 К1804ВУ2 призначен для побудови пристров мкропрограмного управлння ПМУ, що адресують ПЗП мсткостю , де n- число використовуваних ВС, як поднуються мж собою ланцюгами перенесення. До складу мкросхеми входять 4 джерела адреси - регстр початково адреси РгА - лчильник мкрокоманд РС з блоком нкремента

INC - 4-рвневий стек адрес мкропрограм ST з регстром покажчиком стека SP - вхдна шина адреси DI30, а також мультиплексор MUX, блоки схем I та АБО1. Мультиплексор обира одне з 4-х джерел адреси у вдповдност з комбнацями на входах S0,S1,як вдображуються в таблиц. S1S0Джерело адреси00Лчильник мкрокоманд РС01Регстр адреси РгА10Стек11Вхдна шина DIАдреса на виход мультиплексора

MUX може бути модифкована за допомогою маски, що податься на входи OR30 будь-який розряд адреси можна встановити в 1 шляхом подач 1 на вдповдну лню маски. На виходах мкросхеми MIA30 можна отримати нульв адресу при та або високомпедансний стан при . У першому випадку здйснються переривання мкропрограм з поверненням на нульову адресу, а у другому мкросхема вдключаться вд зовншньо шини адреси, надаюч в розпорядження нших пристров мкропроцесорно системи.

4-розрядовий регстр адреси РгА запам ятову дан, що надходять по шин DR30, за додаьнм фронтом тактового мпульсу при . Використання регстра адреси РгА дозволя спростити реалзацю умовного переходу за клькома адресами або умовного звертання до деклькох мкропрограм. Лчильник мкрокоманд складаться з регстра-лчильника мкрокоманд РС то комбнацйно схеми нкрементора INC, котрий зберга адресу мкрокоманди при

С0 та збльшу його на 1 при С1. У першому випадку використовуться примусова адресаця, коли адреса наступно ячейки задаться вдносним полем поточно мкрокоманди, а у другому природня адресаця, коли адреса наступно ячейки формуться шляхом нкременту поточно адреси. При цьому адреса звиходу INC записуться до РС за додатнм фронтом синхромпульсв. При нарощуванн розрядност СУАМ вихдний ланцюг перенесення

СО пдключаться до вхдного ланцюга перенесення С наступно секц. На вхд СО наймолодшо секц податься 1, а вихдний ланцюг перенесення СО найстаршо секц не використовуться . У такий спосб, на початку кожного такту, до РС заноситься адреса, збльшена на одиницю в порвнянн з значенням адреси у попередньому тактов, якщо вдсутн умовн та безумовн переходи. Стек мстить накопичувач з чотирьох 4-розрядовиз регстрв та 2-розрядовий

покажчик стека, який адресу 1 з 4 регистрв. При дозволений доступ до стека, вмст якого можна прочитувати при PUP0 та змнювати шляхом завантаження при PUP1 адреси мкрокоманди до РС. Вдсутн засоби контролю, що виключають можливсть переповнення стека. Не передбачене збльшення глибини стека. Стек використовуться при звертаннях до мкропдпрограм, початкова адреса яких видаться на виходи MIA30 з РгА або з шини

DI. Стек при цьому встановлються в режим завантаження, а при переходов до наступного такту у верхвку стека записуться вмст РС адреса чергово мкрокоманди, яка повина виконуватись у склад мкропрограми, що переривалася. Псля завершення мкропрограми з стека зчитуться адреса чергово мкрокоманди мкропрограми, що переривалася. Приклад функцонування СУАМ у склад контролера типу при звертанн до мкропдпрограми та поверненн. У такт Т1 виконуться мкрокоманда J, прочитана з

ПМк за адресою J. В якост джерела наступно адреси обираться лчильник мкрокоманд РС, де мститься адреса J1, за допомогою яко з пам ят читаться IJ1. У такт Т2 мкрокоманда IJ1 знаходиться в РгМк, а х ПМк за адресою J2 прочитуться мкрокоманда IJ2 звертання до мкропдпрограми. ТактиТ1Т2Т3Т4 ТnТn1Тn2Мкрокоманда та адресаIJIJ1IJ2IA

IKIK1IJ3Джерело наступно адресиРСРСРгМкРС РСSTРСЛчильник мкрокоманд РСJ1J2J3A1 K1K2J4Зовншн джерело адресиХХАХ ХХХАдреса наступно мкрокоманди J1J2АA1 K1J3J4Виходи пам ят мкрокомандIJ1IJ2IAIA1 IK1IJ3IJ4Управлння стеком СaaaJ3 J3J3aТbbba aabЕcccb bbcКdddc ccJ3 У такт Т2 в якост джерела адреси використовуться адресове поле з РгМк, в якому вказана адреса першо мкрокоманди мкропдпрограми.

У лчильнику мкрокоманд РС формуться адреса J3, яка у такт Т4 переписуться до ST, причому вмст SP нкрементуться . У тактах Т4 Тn1 виконуться мкропдпрограма . У такт Тn p ПМк прочитуться мкрокоманда повернення з мкропдпрограми, що реалзуться в Тn1 . При цьому з стека вивантажуться адреса повернення

J3, за якою прочитуться з ПМк мкрокоманда IJ3. З такту такту Тn2 продовжуться перервана мкропрограма. Мкросхема КР1804ВУ2 вдрязняться вд КР1804ВУ1 тим, що не використову шину маски OR30, а шини DI03 DR03 поднан мж собою в результат залучаться корпус з 20-ма виводами, а не з 28-ма. Оскльки СУАМ КМ1804ВУ1 та КМ1804ВУ2 не мають засобв аналзу умов реалзац умовних переходв, використовуться

контролер послдовност мкрокоманд КПМ КМ1804ВУ1, що реалзу 16 операцй управлння послдовнстю мкрокоманд. КПМ уявля собою ПЗП мсткстю 32 8-розрядних слова. нст- рукцяМкрокодВиконувана операцяУмова TSTВиходи управлнняI3I2I1I0Джерело наступно адресиСтекЛчильник JZ0000Перехд до нульово адресиХDIЗберг.Скид10CJS0001Умовний перехд до мкропрограми0PCЗберг.Зберг.101DIЗаван.Зб ерг.10JMAP0010Перехд до адреси з перетворенням початково адресиХDIЗберг.

Зберг.01CJP0011Умовний перехд до адреси з РгМК0PCЗберг.Зберг.101DIЗберг.Зберг.10PU SH0100Завантаження РС до стека0PCЗаван.Зберг.101PGЗаван.Заван.10J SRP0101Умовний перехд до одн з 2-х мкропдпрограм0РгАЗаван.Зберг.101DIЗаван. Зберг.10CJV0110Умовний перехд до адреси задано0PCЗберг.Зберг.111DIЗберг.Зберг.11 JRP0111Перехд за адре-сою умовно виби-рам

РгМКРгА0РгАЗберг.Зберг.101DIЗберг.Зберг. 10RFCT1000Повторити цикл, якщо ЛЦ00СтекЗберг.Зберг.101PCВишт.Зберг.10RP CT1001Повторити адресу з РгМК, якщо ЛЦ00DIЗберг.Зменш.101PCЗберг.Зберг.10CRT N1010Умовне повернення з мкропдпрограми0PCЗберг.Зберг.101СтекВишт .Зберг.10CJPP1011Умовний перехд до адреси з РгМК виштов.

Стека0PCЗберг.Зберг.101DIВишт.Зберг.10LD CT1100Завант.лчильника перехд до чергов. МКХРСЗберг.Заван.10LOOP1101Контроль кнця циклу0СтекЗберг.Зберг.101PCВишт.Зберг.10 CONT1110Продовжити ХPCЗберг.Зберг.10JP1111Безумовний пере-хд до адреси з РгМКХDIЗберг.Зберг.10Вхдними сигналами являються аналзована умова

TEST 4-розрядовий код виконувано нструкц I0I3. Вихдн сигнали управляють - функцями стека FE,PUP - вибором джерела адреси за допомогою мультиплексора S0 ,S1 - вибором зовншнього джерела адреси функцонуванням лчильника циклв Розглянемо роботу пристрою мкропрограмного управлння виконаного з залученням 3-х мкросхем СУАМ КМ1804ВУ1, КПМ КМ1804ВУ3, регстрв, лчильника,

ПЗП мкрокоманд, мультиплексора тощо, котрий забезпечу можливсть звертання до пам ят обсягом 4К слова. Прочитана з ОЗП команда запам ятовуться в регстр команд РгК. Код операц КОп. ц команди перетворються формувачем початково адреси ФПА у 12- розрядову адресу першо мкрокоманди мкропрограми,що реалзу виконання прочитано команди. По вдношенню до ВС КМ1804ВУ1 одним з зовншнх джерел адреси являться формувач початково адреси

ФПА, котрий реалзуться, як првило за допомогою ПЗП чи ПЛМ, як мають вихдн каскади, що можуть переводитись у високомпедансний стан. Вибр ФПА у якост джерела адреси призводиться завдяки значенню сигнала , що надходить вд КПМ, та значенням S01,S11 сигналв S0 ,S1, котр управляють мультиплексором у склад СУАМ. У якост другого зовншнього джерела адреси використовуться адресне поле регстра мкрокоманд

РгМК, котрий ма вдповдн виходи з трьома станами, тому для реалзац РгМК доцльно використовувати 4-розрядов регстри КМ1804ИР1, Пдключення вдповдних виходв РгМК до шини адреси ША здйснються при на вход дозволу виходв, котрий поднуться з виходом мкросхеми КПМ, тобто при . Вибр конкретно умови, з метою подальшого аналзу та виконання операц умовно передач управлння, здйснються за допомогою мультиплексора умов

MS умов. Кльксть залучуваних умов може бути довльною, але як правило, обов язкова присутнсть умов, що характеризують результат операц, здйснено пристром обробки даних, стан лчильника циклв та надходження запита переривання. Сигнали забезпечують управлння функцонуванням лчильника циклв ЛЦ. Так, при дозволяться завантаження константи D з ПЗП МК, при дозволяться лчення мпульсв, що надходять на вхд

Т. Розряднсть ЛЦ звичайно не перевищу розрядност оброблюваних даних. нвертор умов Н дозволя реалзувати аналз альтернативних умов. Для управлння нвертором достатньо одного розряда, а сам вн може бути реалзований за допомогою суматора за модулем 2. Призначення розрядв адресно частини мкрокоманди, необхдних для роботи розглядуваного пристроя мкропрограмного управлння, наведено в таблиц. Поле наступно адресиПоле управлння

КПМ КМ1804ВУ3Управлння знаком умовиПоле управлння MS вибору Кода умовиПоле управлння СУАМ КМ1804ВУ1Дозвл виходвДозвл записуРозряди маскиВихдне перене-сенняА0А1103NOTS0 , S OR0OR3CO Якщо потрбно забезпечити адресацю пам ят до 4К слв достатньо мати 16 типових нструкцй для управлння послдовнстю мкрокоманд, доцльно використовувати 12-розрядну ВС управлння послдовнстю мкрокоманд К1804ВУ4, яка викону функц мкросхем

КПМ та СУАМ, але з певними особливостями. Обробка переривань КМ1804ВН1 мкросхема 8-рвневого векторного переривання, причому кльксть рвнв може бути збльшена завдяки використанню схеми розширювача векторного переривання КМ1804ВР3. МкрокодОпис0000Загальний скид0001Скид регстра переривань0010Скид регстра переривань сигналами з шини маски 0011Скид регстра переривань пд управлнням регстра маски0100Скид регстра переривань за останнм

прочитаним вектором0101Читання вектора0110Читання регстра стану0111Читання регстра маски1000Установка регстра маски1001Завантаження регстра стану1010Порозрядний скид регстра маски1011Порозрядне встановлення регстра маски1100Скид регстра маски1101Заборона запитв переривання1110Завантаження регстра маски1111Дозвл запитв переривання КМ1804ВН1 викону 16 команд, як задаються 4-розрядовим кодом на входах . Запити переривань, що надходять на входи INR0INR7 фксуються вд мн фронти сигналв запита.

Якщо СОМО1, наявнсть запитв визначаться низьким рвнем напруги на входах. Вс команди виконуються лише при . Двонапрямков виводи МК0МК7 використовуються для читання й запису маски з.до внутршнього регстра маски, котрий можна обнулити або встановити в 1. Двонапрямков виводи SA0SA7 використовуються для читання й завантаження регстра стану, котрий визнача найнижчий проритет, для якого дозволен переривання,

При виконанн команди ЧИТАННЯ ВЕКТОРА останнй видаться на VEC0VEC2, а у регстр стану фксуться нкримноване значення вектора переривання. Таким чином забороняються переривання з проритетом, меншим чи рвним проритету оброблюваного запита. Вектор переривань використовуться для скидання вдповдного розряду регстра переривань. Схема адресно обробки. Чотирьох розрядна секця адресно обробки

САО К1804ВУ5 може використовуватися для формування адреси, як на програмному рвн адреси команд та операндв в оперативнй пам ят, так на мкропрограмному рвн адреси команд та операндв в оперативнй пам ят. Основною особливстю САО присутнсть 17-рвневого стека суматора, який забезпечу 12 рзних модифкацй вдносно адресац та маючого можливсть органзац прискореного перенесення при нарощуванн САО до довльно розрядност кратно чотирьом. САО викону 32 нструкц по формуванню адреси,

16 з котрих виявляються умовними на стан зовншнього вхда умови. Вс внутршн регстри виконан на тригерах з занесенням нформац по фронту тактового сигналу. Структурна схема САО наведена на малюнку. В нй можна видлити п ять основних блокв суматор, допомжний регстр, стек, програмний лчильник, дешифратор нструкцй. Повний суматор форму суму операндв, як потрапляють на його входи

А та В з урахуванням значення сигналу на вход перенесення С0. Мультиплексор MUX A, який стоть на вход А суматора, дозволя вибирати вмст допомжного регстра R, нформацю з шини адреси D чи 0 як операнд А. Мультиплексор MUX B дозволя вибирати вмст допомжного регстру R, вмт вершини стека S, вмст програмного лчильника РС або 0, як операнд

В. При нарощуванн САО маться можливсть органзац, як послдовного, так прискореного перенесення. Послдовне перенесення органзуться шляхом з днання входа перенесення у суматор С0 кожно старшо САО з виходом перенесення з суматора С4 сусдньо младшо САО. Для органзац прискореного перенесення використовують вихд розповсюдження перенесення з суматора та вихд генерац перенесення з суматора .

Для органзац прискореного перенесення може використовуватись схема прискореного перенесення К1804ВР1. При виконанн нструкцй формування адреси, як не вимагають пдсумовування, вхд перенесення в суматор С0 установлються в нуль внутршнми сигналами. нформаця з вихода суматора потрапля на три стабльну вихдну шину адреси Y3-Y0,яка керуться сигналом на вход дозволення виходв адреси . При 1 вихдна шина Y3-Y0 знаходиться у стан високого опору.

Крм того, шина переходе в цей стан при виконанн нструкц Призупинка, якщо значення на вход умови . Програмний лчильник складаться з регстра який ма нкрементор на вход, та мультиплексора MUX PC. Регстр лчильника команд це 4-розрядний регстр, побудований на D-тригерах, як спрацьовують по фронту тактового сигналу С. нформаця з нього завантажуться з виходу нкременторв в кнц виконання кожно нструкц формування адреси.

При нульовому сигнал на вход перенесення в нкрементор нформаця через нкрементор передаться без змн. При одиночному сигнал збльшуться на 1. При нарощуванн САО необхдно з днувати вихд перенесення нкрементора кожно молодшо САО з входом перенесення в нкрементор слдуючо старшо САО. Стек складаться з покажчика стека, пам ят стека об мом смнадцять 4-розярядних слв мультиплексора.

Покажчик стека завжди адресу останн слово, записане в стек вершина стека S. При занесенн в стек PUSH вдбуваться збльшення на 1 покажчика стека, потм запис у стек. Псля смнадцятого занесення в стек на виход з являться нульовий логчний рвень, який сигналзу, що стек повен. Псля виштовхування з стека останнього слова на виход з являться нульовий логчний рвень, який сигналзу, що стек пустий. Дешифратор нструкц ДШ виробля необхдн внутршн управляюч сигнали пд дю вхдних

сигналв нструкцй 4-0, сигнала умови сигнала дозволення нструкцй IEN. Для умовних нструкцй при 1 виконуться перехд по РОС, а при 0 по умовнй адрес. Для безумовних нструкцй значення сигналу на вход байдуже. Якщо 1, то РС та покажчик стека переводиться в режим збереження , запис у пам ят стека блокуться, а регстр R керуться сигналом на вход дозволення незалежно вд нструкц 4-0.

При 0 вс внутршн регстри знаходяться пд керуванням нструкц 4-0.Необхдно вдмтити що значення сигналу не вплива на значення сигналв на виходах Y3-Y0. C Доданок. Завдання до курсового проекту по дисциплн Теоря та проектування ЕОМ У курсовому проект необхдно розробити ЕОМ, до складу котро надходять процесор П, оперативний запам ятовуючий пристрй АЗП, постйний запам ятовуючий пристрй

ПЗП, зовншнй пристрй ЗП, АЗП та ПЗП утворюють основну пам ять ОП.У кожний момент часу можливе звертання лише до одн ячейки. У ОП адресуться кожен байт. Максимальна кльксть ЗП 256.Вони подляються на активн та пасивн. Активн ЗП ,на вдмну вд пасивних здатн формувати запит, вказуючий на необхднсть обмну нформацю з ОП. Обмн нформацю здйснються пд керуванням П з використанням системи переривань.

ЕОМ повинна емалювати систему команд С ЕОМ . Команди для детального опрацювання обираються з таблиц 1.1 , де В та С двочн цифри трьох останнх шстнадцятичеричних цифр номера залково книжки. Приклад Номер залково книжки 860457 86045710D212916 129 - 3 останн цифри А1А2А3А4В1В2В3В4С1С2С3С4000100101001129Т од для детального опрацювання слд обрати команди MR та MH ,т.к. В3В4С1С2С3С4101001 Детальне опрацювання команди зумовлю складання алгоритму виконання

команди у точнй вдповдност з реалзацю в С ЕОМ и складання по ньому мкропрограмиМП виконання команди як у символьнй, так у цифровй форм з вказанням ячйок ПЗП, у котрих розмщенн окрем мкрокоманди . При проектуванн мкропрограмного пристрою управлння вважати, ща ус команди за складнстю реалзац рвноцнн , а х МП складаться з тако клькост мкрокоманд , що МП детально розроблено команди. З цих даних визначаться мнсть

ЗП МП й розташування у ньому МП окремих мкрокоманд . Данн для виконання курсового проекту визначаються по наступним таблицям. ЕлементТаблицяКоманди для детального опрацювання1.1 Номер секцоновано мкропроцесорно секц МС на баз котро треба збудувати процесор1.2Довжина n ячейки ОП й розряднсть процесора1.3МС на основ котрих побудован пам ять мкропрограмм

ПЗП ОЗП1.4 1.5мнсть ОП1.6Кльксть активних зовншнх пристров1.7Розроблювальна ЕОМ повинна мстити мнмально необхдний склад обладнання процесор, мкропрограмний ПУ , ПЗП , ОЗП, блок переривань, через котрий приднуються ЗП . Для остаточного варанта ЕОМ повинн бути визначен Час виконання заданого варанта команди Споживана потужнсть

Перод тактових сигналв Курсовий проект оформлються згдно с дючими державними стандартами й повинен складатись з пояснювально записки та графчно частини. Графчна частина проекту складаться з структурно схеми розроблювально ЕОМ й функцонально схеми електронно частини ЕОМАП ,УП ,ОЗП,ПЗП, блок приоритетного переривання. Для зменшення об му документа слд широко використовувати скорочен позначення елементв цифрово технки ГОСТ 2.743-82.

Таблиця 1.1 В3В4С1 С2С3С WSEDESWARMDRSLRSVRHDRSDRDDRSWRSHMDALSW00 1ALRCVBAESDDDSWSLDAMERSLDLDPHERSERDERSVR SMER010AVRSLRDRCVDAMALARAWSLRSRDAMPARMRA LRAH011SDRSLDAALRSRARMEAWSLASDDSLLSLDASR DLMRDAWRAV100SERDDRAPMRCVDAWMDAESEDDCVBS RAAPAERMERAVR101AERMRDERALRARCVBSESADMHD ESLSLASPHERSR110DSLAERSRDASPSWRAWRARDRSL RAEMCVDSWADMH111HERSRSRCVBSVSHSLASLDLDES LSLASPHERHERDRSLR Таблиця 1.2 Таблиця 1.4 Таблиця 1.6

Таблиця 1.7 А2А4В4С2С3ОЗУА3А4ОП,байтА3В3Число ВУ01000132РУ500256007018021804001132РУ60 164К0115118041802010541РУ110128К10310115 41РУ211256К1163Таблиця 1.3100565РУ3A3А4N101565РУ4008110565РУ501 16111537РУ210321164