4 РОЗРОБКА АПАРАТНО-ПРОГРАМНОГО СУБМОДУЛЯ4.1 Розробка структурної схеми субмодуляАпаратно-програмний субмодуль – це комплекс апаратних та програмних засобів, які забезпечюють обробку навігаційпої інформації та обчислення координат рухливого об’єкта. Апаратно-програмний субмодуль вміщює до себе такі складові частини: зв’язок з приймальною апаратурою; оперативна пам’ять (ОП) для оброблюваних навігаційних даних; постійна пам’ять (ПП) для алгоритма роботи субмодуля; мікропроцесор – основний елемент апаратури субмодуля; адаптер інтерфейсу для забезпечення зв’язку з програмним забезпеченням користувача; блок синхронізації для синхронізації складових субмодуля. Структурна схема субмодуля розроблена у відповідності із рисунком 4.1.[19] Модуль зв’язоку з приймальною апаратурою забезпечує приймання навізаційних даних в оперативну пам’ять для подальшої їх обробки. Даний блок вміщує до себе буферний регістр даних. При цому приймальна апаратура повинна містити буфер FIFO для приймання навігаційної інформації. Коли інформація до FIFO прийнята, то формується сигнал готовності даних, який поступає до мікроконтролера субмодуля. Апаратура субмодуля чекає на встановлення цього сигналу. Як тільки він встановився, то починається приймання даних з FIFO до оперативної пам’яті. ОП – пристрій для зберігання даних, які приймають участь в обчислювальному процесі. ПП – пристрій, в якому зберігається програмний код алгоритму роботи субмодуля, записаний програматором;Рисунок 4.1 – Структурна схема субмодуля Мікропроцесор[20] – основний елемент апаратури субмодуля, складається із арифметико-логічного приладу, внутрішніх регістрів, та системи керування обчисленнями. В ролі мікропроцесора може бути будь-який контролер, який підтримує операції з плаваючою крапкою; інтерфейс – система зв’язку прилада з другою обчислювальною технікою. Це може бути RS-232 приймальник/передавальник, контролер шини USB і т. д. Блок синхронізації – прилад, що забезпечує синхроімпульсами апаратуру субмодуля та його складові частини.4.2 Розробка функціональної схеми субмодуляФункціональна схема потрібна для зрозуміння роботи субмодуля на рівні сигналів. На основі цих знаннь можна правильно розробити алгоритм функціонування субмодуля та розробити апаратне забезпечення. Функціональна схема субмодуля складається з:мікроконтролера, який підтримує операції з плаваючою крапкою; двох блоків пам’яті (постійної та оперативної статичного типу), які містяться у складі мікроконтролера; інтерфейсного блоку послідовного передавання даних до програми візуалізації;блоку приймання інформації від приймальної апаратури на базі буферного регістру з трьома станами;блоку синхронізації (у складі мікроконтролера);схеми формування сигналу сбросу (RESET), який потрібен для переводу апаратури субмодуля у початковий стан;схеми конфігурації мікроконтролера.Функціональна схема розроблена у відповідності із рисунком 4.2.[17]Робота субмодуля розпочинається після ввімкнення. За допомогою спеціальної схеми формування сигналу початкового сбросу формується сигнал RESET. Процесор починає виконувати програмний код, який зберігається у постійної пам’яті з початкової адреси. Біт адресної шини A10 використується для доступу до буферного регістру. Запис до ОП розпочинається після встановлення сигналу готовності Ready даних у приймальній апаратурі і поступає через буферний інвертор до лініі nACK. Мікроконтролер аналізує цей сигнал та рогпочинає переписування даних із буфера FIFO приймальної апаратури до внутрішної ОП. Коли буфер FIFO стане пустим, приймальна апаратура скине сигнал Ready, та процес приймання доних до ОП закінчиться. Далі ядро процесора обчислює координати користувача та посилає їх до програми візуалізації завдяки інтерфейсу RS-232.Рисунок 4.2 – Функціональна схема субмодуля4.3 Розробка алгоритму функціонування субмодуляАлгоритм функціонування апаратури проектується у відповідності із функціональною схемою та математичною моделлю субмодуля. Функціональна схема дає представлення про сигнали, які використуються в апаратурі, а математична модель дає правила маніпуляції даними для обчислення координат користувача. Алгоритм функціонування субмодуля розроблен у відповідності із рисунками 4.3 та 4.4. Коли система розпочинає роботу, керуюче ядро RISС мікроконтролера чекає на встановлення активного нижнього рівня сигралу nACK – готовность асинхронної пам’яті. Встановлення цього сигналу говорить про те, що приймальна аппаратура отримала навігаційну інформацію у буфері FIFO. Керуюче ядро розпочинає цикл запису до внутрішньої ОП даних з буфера FIFO блоку приймальної апаратури. Дані приймаються до зняття активного рівня сигналу nACK. Після успішного прийняття інформації, RISС-ядро переводе DSP-ядро обчислювача зі стану STOP до стану RUN. DSP-ядро викону програму з ПП для обчислення координат рухливого об’єкта на базі тих навігаційних даних, які знаходяться на даний момент у внутрішнії ОП мікроконтролера. Після обчислення координат, керуюче ядро переводе DSP у стан зупинки STOP та настроює послідовний інтерфейс для передачи координат об’єкта до програми візуалізації. Цикли приймання навігаційної інформації та обчислення координат повторюється. Програма розроблюється за допомогою спеціального DSP-асемблера. Існує спеціальна інтегрована среда розробки та отладки програмного забезпечення для мікроконтролера "MCStudio" , працююча в операційних системах Windows®NT та LINUX. Система “МСStudio” доступна безкоштовно від фірми-розробника “МУЛЬТИКОР”.[17] Рисунок 4.3 – Алгоритм функціонування субмодуля (початок)Рисунок 4.4 – Алгоритм функціонування субмодуля (закінчення)4.4 Розробка принципової електричної схеми субмодуляДля розробки апаратури субмодуля був обраний мікроконтролер вітчизняного виробника “МУЛЬТИКОР” мініконфігурації Мультікор-12S (MC-12S) для мікромініатюрних високоточних застосувань. Мультікор-12S - це "система на кристалі кремнію", що поєднує в собі два процесори: стандартний MIPS32 - сумісний контролер і процесор цифрової обробки сигналів оригінальної архітектури з плаваючою крапкою у форматі IEEE754. Тестові зразки даної мікросхеми як першого приладу базової серії Мультікор-12xx отримані в липні 2003 р. Тактова частота цих мікросхем складає 80 Мгц. Мікросхема розміщена в корпусі QFP-208 і споживає не більш 1 Вт. Пікова продуктивність DSP-ядра - 240 MFLOPs (IEEE754). Мультікор-12xx - це базова серія сигнальних контролерів мініконфігурації з праваючою крапкою для мікромініатюрних високоточних застосувань. Нова інтегральна мікросхема (ІМС) містить у своєму складі стандартне RISC-ядро із системою команд MIPS32 і оригінальне, програмувальне ядро цифрового сигнального процесора - DSP-ядро (DSP - Digital Signal Processing) "ELcore12"TM (ELVEES's core). DSP-ядро має 32-розрядну гарвардську SISD- архітектуру (SISD - Single Instructions Single Data - один потік команд і один потік даних).[17] ІМС "Мультікор-12" сполучить у собі краще від обох класів приладів: ІМС мікроконтролерів і ІМС цифрової обробки сигналів, що особливо важливо для мікромініатюрних високоточних застосувань, коли приходиться вирішувати в рамках обмежених габаритів одночасно обидві задачі: керування й обробки інформації, включаючи сигнали і зображення. Важлива додаткова якість нової для користувача мікросхеми - можливість вибору оптимального для даного застосування режиму обробки, збалансованого між піковою продуктивністю і динамічним діапазоном оброблюваних даних. Формати обробки варіюються від байтних форматів з фіксованою крапкою до високоточних: стандартного формату з крапкою, що плаває, (IEEE754) або довгого формату 32E16.[17] Крім того, для розроблювача системи вперше забезпечена унікальна можливість застосування нових алгоритмів прийняття рішень у RISC-ядрі на основі паралельно виконуваних процедур адаптивного аналізу й обробки сигналів у DSP-ядрі, що реалізується в межах однієї і тієї ж мікросхеми, і, що особливо важливо, для мініатюрних застосувань.Однотактне виконання практично всіх інструкцій в обох процесорних ядрах, мінімальні скалярні затримки для складних обчислень, звичний стандартний синтаксис асемблера для DSP-ядра при можливості глибокого керування ресурсами його операційного блоку, пікові продуктивності, вимірювані сотнями мільйонів операцій із крапкою, що плаває.Структура мікросхеми МС-12S приведена на рисунку 4.5.Основні складові мікроконтролера: роцесорне RISC-ядро (RISC-core); процесорне Цпос-ядро (DSP-core); DSP-ядро (ELcore-12xx) - програмувальне DSP-ядро сопроцесора-акселератора, мінімальної обчислювальної потужності з архітектурою SISD (Single Instruction Single Data); ядро 10-канального контролера DMA (Direct Memory Access); 32-розрядний порт пам'яті MPORT (Memory Port); ядро контролера переривання (INTctr - Interrupt controller); ядро 32-розрядного таймера (TIMER); ядро фазового автопідстроювання частоти (PLL); ядро інтервального таймера - (IT); ядро сторожового таймера (WDT); ядро таймера реального часу (RTT); убудовані засоби налагодження програм з інтерфейсом JTAG OnCD (On Chip Debugger); внутрішня пам'ять (у серійних зразках складе не менш 2 Мбит): двупортовий ОЗП RISC-ядра обсягом 12 Кбайт (RAM); КЕШ інструкцій RISC-ядра (ICACHE) обсягом 2 Кбайта; ОЗП даного DSP-ядра обсягом 8 Кбайт; ОЗП програм DSP-ядра обсягом 8 Кбайт; зовнішні інтерфейси: A(31:0) - шина адреси порту зовнішньої пам'яті; D(31:0) - шина даних порту зовнішньої пам'яті; UART - універсальний асинхронний порт; 2 послідовних порти (сумісних з портами ADSP21160, ADI); 2 лінкових порти (сумісних з портами ADSP21160, ADI); нутрішні інтерфейси (на базі стандартних шин AMBA): RDB(31:0) - шина дані RISC-ядра; DDB(31:0) - шина даних DMA. Рисунок 4.5 Структура мікросхеми МС-12S Шини передачі даних RDB і DDB реалізовані у відповідності зі специфікацією шини AHB (Advanced High-performance Bus) архітектури AMBA (Advanced Microcontroller Bus Architecture). RISC-ядро є ведучим у двупроцесорній конфігурації і виконує основну програму. Для RISC-ядра забезпечений доступ до наступних ресурсов DSP-ядра, що є відомим відносно RISC-ядра: обмін даними RISC-ядра з ресурсами DSP-ядра виконується по командах LOAD, STORE. Пам'ять DSP-ядра і його регістри для RISC-ядра 32-розрядні, тобто стан двох молодших розрядів адреси ігнорується. RISC-ядро керує роботою DSP-ядра за допомогою передачі йому завдання (макрокоманди) з наступним запуском DSP-ядра (переклад з режиму STOP у режим RUN). З іншого боку, DSP-ядро формує наступні переривання в RISC-ядро: програмне; по переповненню стека; при виконанні команди STOP; при досягненні адреси зупинки при виконанні програми до адреси зупинки чи завершенні необхідного числа кроків при покроковому виконанні програми. Мультікор-12S має наступні типи виходів: порт зовнішньої пам'яті - 89; керування - 20; 2 послідовних порти - 12; 2 лінкових порти - 20; UART - 6; електроживлення - 32. Умовне графічне позначення мікросхеми приведено на рисунку 4.6 Додаткова інформація по мікроконтролеру приведена у додатку Ж.Рисунок 4.6 – Умовне графічне позначення мікросхеми МС-12SБлок буферних регістрів розроблявався на базі восьми розрядного буферного регистра CD54HC373F[18]. Це швидкодіюча мікросхема з употужненими виходами для керування великою ємністю або низькоомним навантаженням. Базовий елемент мікросхеми - D-тригер зпроектований за типом прохідного засува, що дозволяє при високому рівні на вході стробування С проходити вхідному сигналу на вихід, мінуючи тригер. При подаванні негативного рівня напруги на вхід С вмикається зворотній зв’язок і регістр запам’ятовує інформацію входу D, переходить у стан зберігання. Високий рівень на вході Z переводе мікросхему у високоімпедансний стан, при цьому до регістру можна записувати нову інформацію. Умовне графічне позначення регістра та його габарити приведені на рис. 4.7, рис. 4.8 відповідно. Рисунок 4.7 – Умовне графічне позначення мікросхеми CD54HC373FРисунок 4.8 – Габарити мікросхеми CD54HC373FРежими роботи регістра та основні характеристики приведені у відповідності із таблицями 4.1, 4.2 .Таблиця 4.1 – Режини роботи регістра Входи ВиходиQ0-Q7 Режим роботи Z C Dn L H H H Защелкування та зчитування з регістру L H L L Защелкування та зчитування з регістру L L X Q0 Зберігання H x X Z Защелкування в регістр та розрив виходів Таблиця 4.2 – Характеристики регістра Тип мікросхеми CD54HC373F Фірма-виробник RCA, Har T, C -55…+125 Icc, мкА меньше 8 Напрямок сигналу D->Q TpHL tip, нс 12 TpLH tip, нс 12 TpHL max, нс 45 TpLH max, нс 45 Функціональне призначення Восьми-розрядний буферний регістр Тип корпуса DIP 20 Блок буферних посилювачів розроблявався на базі мікросхеми швидкодіючій серії CD54HC365F.[18] Блок використовується для забезпеченні зв’язку за допомогою інтерфейсу RS-232 з апаратурою, на якої встановлена програма візуалізації. Умовне графічне позначення блоку посилювачів та його габарити приведені на рис. 4.9, рис. 4.10 відповідно. Рисунок 4.9 - Умовне графічне позначення блоку посилювачів CD54HC365F Рисунок 4.10 – Габарити мікросхеми CD54HC365F Режими роботи блоку буферних посилювачів та основні характеристики приведені у відповідності із таблицями 4.3, 4.4 .Таблиця 4.3 – Режини роботи блоку буферних посилювачів Входи ВихідY E1 E2 A L L L L L L H H H x x Z x H x Z Таблиця 4.4 – Характеристики блоку буферних посилювачів Тип мікросхеми CD54HC365F Фірма-виробник RCA, Har T, C -55…+125 Icc, мкА меньше 8 Напрямок сигналу D->Q TpHL tip, нс 8 TpLH tip, нс 8 TpHL max, нс 32 TpLH max, нс 32 Функціональне призначення шість буферних повторювачів з елементом керування по входах Тип корпуса DIP 16 Блок інверторів виконан на базі мікросхеми CD54HC10F. Умовне графічне позначення блоку інверторів та його габарити приведені на рис. 4.11, рис. 4.12 відповідно. [18]Рисунок 4.11 - Умовне графічне позначення блоку інверторів CD54HC10FРисунок 4.10 – Габарити мікросхеми CD54HC10FОсновні характеристики приведені у відповідності із таблицею 4.5 .Таблиця 4.5 – Характеристики блоку інверторів Тип мікросхеми CD54HC10F Фірма-виробник RCA, Har T, C -55…+125 Icc, мкА меньше 2 Напрямок сигналу D->Q TpHL tip, нс 8 TpLH tip, нс 8 TpHL max, нс 30 TpLH max, нс 30 Функціональне призначення Три елемента 3І-НІ Тип корпуса DIP 14 Результати моделювання системи у Active-HDL 5.2 знаходяться у додатку Е.