Построение Verilog-модели BER-тестера для проверки каналов связи телекоммуникационных систем

Министерство образования Российской Федерации Московский государственный институт электронной техники Технический университет Кафедра телекоммуникационных систем ТКС Дисциплина Сети связи и системы коммутации Техническое задание c вариантом решения на курсовой проект ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ Москва 2002 1.

Цель работы 1. Error-Rate интенсивность поступления ошибочных битов от объекта проверки определение дано в международном стандарте ITU-T O.2. Разработка логической модели BER-тестера и анализ ее поведения в отсутствие и при наличии моделируемых ошибок в канале связи. 2. Основные сведения о BER-тестерах 1. Генераторы псевдослучайных битовых последовательностей

При тестировании каналов связи обычно применяют генераторы псевдослучайных битовых последовательностей. Пример схемы такого генератора приведен на рис. 1. Генератор выполнен на основе кольцевого сдвигового регистра RG с логическим элементом Исключающее ИЛИ XOR в цепи обратной связи. Если в исходном состоянии в регистре присутствует любой ненулевой код, то под действием синхросигнала

CLK этот код будет непрерывно циркулировать в регистре и одновременно видоизменяться. В качестве выхода генератора можно также использовать выход любого разряда регистра. Рис. 1. Обобщенная схема генератора псевдослучайной битовой последовательности максимальной длины и таблица для выбора промежуточной точки подключения обратной связи В общем случае в М-разрядном регистре обратная связь подключается к разрядам с номерами

М и N М N. Приведенная на рис. 2.1 таблица описывает структуру генераторов различной разрядности. Каждый генератор формирует последовательность битов с максимальным периодом повторения, равным 2М 1. В такой последовательности встречаются все М-разрядные коды, за исключением нулевого. Этот код представляет собой своеобразную ловушку для данной схемы если бы нулевой код появился в регистре, дальнейшая последовательность битов была бы также нулевой.

Но при нормальной работе генератора попадания в ловушку не происходит. Последовательность максимальной длины обладает следующими свойствами. 1. В полном цикле 2М 1 тактов число лог. 1 на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления на выходе регистра лог.

0 и лог. 1 практически одинаковы. 2. В полном цикле 2М 1 тактов половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий длину 2, одна восьмая длину 3 и т. д. Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления орлов и решек не зависят от исходов предыдущих подбрасываний. Поэтому вероятность того, что серия из последовательных лог.

1 или лог. 0 закончится при следующем подбрасывании, равна 12 вопреки обывательскому пониманию закона о среднем. 3. Если последовательность полного цикла 2М 1 тактов сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W W не является нулем или числом, кратным 2М 1, то число несовпадений будет на единицу больше, чем число совпадений. Идею тестирования канала связи с помощью прогона через него псевдослучайных битовых последовательностей

удобно рассмотреть на примере использования пары устройств скремблера и дескремблера. 2. Скремблер шифратор и дескремблер дешифратор подключаются к противоположным сторонам канала связи, как показано на рис. 2. Скремблер и дескремблер выполнены на основе рассмотренных генераторов псевдослучайных битовых последовательностей. Оба генератора имеют одинаковую разрядность и однотипную структуру обратных

связей. Все процессы, протекающие в системе передачи данных, синхронизируются от тактового генератора на рисунке не показан. Этот генератор размещен на передающей стороне системы и может принадлежать источнику данных либо скремблеру. В каждом такте на вход скремблера подается очередной бит передаваемых данных SD, а в сдвиговом регистре RG1 накопленный код продвигается вправо на один разряд. Рис. 2. Система передачи данных, в которой скремблер и дескремблер содержат неизолированные генераторы

псевдослучайных битовых последовательностей Если предположить, что источник данных посылает в скремблер длинную последовательность лог. 0, то элемент XOR1 можно рассматривать как повторитель сигнала Y1 с выхода элемента XOR2. В этой ситуации регистр RG1 замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ранее схеме см. рис. 1. Если от источника данных поступает произвольная битовая последовательность,

то она взаимодействует с последовательностью битов с выхода элемента XOR2. В результате формируется новая скремблированная последовательность битов SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, продвигается по регистру RG1, формирует поток битов на выходе элемента XOR2 и т. д. Скремблированная последовательность битов SCRD передается по линии каналу связи и поступает в дескремблер.

С помощью генератора с фазовой автоподстройкой частоты этот генератор на рисунке не показан из входного сигнала выделяется тактовый сигнал. Под управлением тактового сигнала биты SCRD продвигаются в регистре RG2, а в приемник данных поступают дескремблированные данные RD. Потоки данных RD и SD совпадают с точностью до задержки передачи по линии. Действительно, в установившемся режиме в сдвиговых регистрах

RG1 и RG2 присутствуют одинаковые коды, так как на входы этих регистров поданы одни и те же данные SCRD, а тактовая частота, по сути, общая. Поэтому Y2 Y1, и, с учетом этого, RD SCRD Е Y2 SD Е Y1 Е Y2 SD Е Y1 Е Y1 SD Е 0 SD. Рассмотренная система передачи данных не требует применения какой-либо специальной процедуры начальной синхронизации. После заполнения сдвигового регистра

RG2, как было показано, генераторы псевдослучайных битовых последовательностей работают синхронно их состояния всегда одинаковы. При появлении одиночной ошибки в линии синхронизация временно нарушается, но затем автоматически восстанавливается, как только правильные данные вновь заполнят регистр RG2. Однако в процессе продвижения ошибочного бита по сдвиговому регистру RG2, а именно, в периоды его попадания сначала на первый, а затем на второй вход элемента

XOR3 сигнал Y2 дважды принимает неправильное значение. Это приводит к размножению одиночной ошибки она впервые появляется в сигнале RD в момент поступления из линии и затем возникает еще два раза при последующем двукратном искажении сигнала Y. При тестировании линии источник данных выдает постоянный нулевой сигнал SD 0. Скремблер генерирует псевдослучайную последовательность битов.

Дескремблер восстанавливает прообраз принятого псевдослучайного сигнала. При отсутствии ошибок передачи в приемник данных поступает постоянный нулевой сигнал RD 0. Обнаружение пачки из трех импульсов из-за размножения ошибки в регистре RG2 расценивается приемником данных как одиночная ошибка передачи данных по линии связи. 2.3. Вариант практической реализации тестера объект моделирования

Как показано на рис. 2.3, для тестирования цепей передачи синхросигналов RxC и данных RхD канала связи между устройствами DTE и DCE использованы генератор и анализатор псевдослучайных последовательностей битов. По существу, генератор и анализатор представляют собой рассмотренные ранее скремблер и дескремблер, причем скремблируется сигнал Постоянный нуль, т. е. последовательность нулевых битов

SD 0, см. рис. 2.2. В отсутствие ошибок передачи сигналов RxC и RxD сигнал на выходе триггера TT также должен быть нулевым. Для имитации помех в канале связи использованы генераторы G2 и G3. Генератор G2 в определенном такте тактах формирует сигнал лог. 1. Этот сигнал воздействует на логический элемент

Исключающее ИЛИ, в результате элемент временно переводится в режим инвертирования передаваемого через него бита битов данных. Таким образом, вместо истинного нулевого бита передается ложный единичный или наоборот. Для имитации канала связи без помех в линии передачи данных на выходе генератора G2 должен постоянно присутствовать сигнал лог. 0. Аналогично имитируется сигнал помехи, действующей на линию передачи синхросигнала. В отсутствие помех на выходе генератора

G3 постоянно присутствует сигнал лог. 0. Появление в некотором такте на выходе генератора G3 сигнала лог. 1 приводит к временному искажению синхросетки передаваемых данных, так как при этом теряется один синхроимпульс. Рис. 2.3. Система контроля передачи данных и синхросигнала между устройствами типа DCE и DTE В отсутствие ошибок под управлением сигнала RxC с генератора G1 в линию данных RxD из регистра

А поступает псевдослучайная последовательность битов см. рис. 2.4. Положительные фронты сигнала RxC задают границы битовых интервалов сигнала RxD. Положительные фронты инвертированного сигнала RxC задают смещенную на половину такта синхросетку приема данных в регистр В и в D-триггер ТТ. Такты работы генератора псевдослучайной последовательности битов обозначены символами

Т1 с соответствующими индексами в скобках например Т1L 4. Аналогично такты работы анализатора обозначены символами Т2. В тактах T1J T1J 3 состояние регистра А изменяется в такой последовательности SJ, SJ 1, SJ 2, SJ 3. Соответствующие биты выходных данных DJ, DJ 1, DJ 2, DJ 3. Как отмечалось при описании системы скремблер дескремблер, в установившемся режиме

при отсутствии ошибок содержимое передающего и приемного регистров в данном случае, регистров А и В одинаково. Поэтому, как показано на временных диаграммах, коды в регистре В совпадают с кодами в регистре А с учетом взаимного смещения синхросеток на половину такта. Рис. 2.4. Временные диаграммы передачи и приема тестовых битовых последовательностей Интересно отметить, что код в приемном регистре В формируется на половину такта раньше, чем тот же код

в передающем регистре А Такое поведение анализатора можно рассматривать как предсказание очередного правильного бита 0 или 1 в ожидании его поступления по линии RxD. Как следует из временных диаграмм, в отсутствие ошибок предсказания полностью оправдываются. Это проявляется в том, что сигнал Z на входе данных D-триггера принимает устойчивое нулевое значение в моменты записи, поэтому триггер остается в состоянии

лог. 0. Предположим, что в такте Т1J 4 в результате воздействия на линию RxD импульса помехи передаваемый бит исказился вместо истинного лог. 0 передается ложная лог. 1 или наоборот. В этой ситуации во второй половине такта Т2J 4 обнаруживается несоответствие предсказанного и фактически принятого битов сигнал Z принимает стабильное значение, равное лог. 1. Поэтому в следующем такте

Т2J 5 триггер переходит в состояние лог. 1. Таким образом, первое проявление ошибки зафиксировано с задержкой в половину такта после ее возникновения в линии. Начиная с такта Т1J 5 по линии RxD вновь передаются правильные биты. Сравнение предсказанных и фактически принятых битов вновь дают положительные результаты, но ранее принятый в регистр В ошибочный бит начинает продвижение к разряду

N. Код в регистре В искажен что отражено на диаграмме символами ERR, но искажения пока внешне не проявляются. В такте Т2К 2 ошибочный бит попадает в разряд N. Вследствие этого происходит неправильное предсказание ожидаемого бита, т. е. во второй половине такта предсказанный бит Y противоположен правильному биту DK 2, полученному по линии

RxD. Поэтому триггер повторно регистрирует ошибку. После этого ошибочный бит продолжает продвижение по регистру В в направлении разряда М. В такте T2L 1 ошибочный бит достигает разряда М. Неправильное предсказание повторяется, триггер в третий раз регистрирует ошибку. После этого ошибочный бит выталкивается из сдвигового регистра

В и, следовательно, более не влияет на работу системы контроля. Таким образом, одиночная ошибка в линии приводит к формированию пачки из трех импульсов на выходе триггера. 3. Формулировка задания 3.1. Изучите работу схемы, приведенной на рис. 2.3. 3.2. Изучите предложенную Вам версию системы моделирования. 3.3. Разработайте модель схемы, приведенной на рис.

2.3. Параметры схемы определяются вариантом задания в соответствии с табл. 3.1. Моделирование выполняется на уровне gate level. 3.4. Протестируйте модель в условиях выключенных и включенных генераторов помех. Число и положение импульсов помех определяются вариантом задания в соответствии с табл. 3.1. Глубина тестирования 1000 тактов. Начальное состояние регистра

А произвольное, но не нулевое. 3.5. Распечатайте временные диаграммы сигналов на начальном этапе работы системы передачи данных в течение первых 20 40 тактов. Убедитесь в правильности этих диаграмм. 3.6. Распечатайте временные диаграммы сигналов на этапе обработки импульсов помех вплоть до выхода ошибочного бита за пределы регистра В с запасом в несколько тактов. Убедитесь в правильности этих диаграмм.

3.7. Подготовьте пояснительную записку и файлы моделей в двух вариантах электронном помещается в архив локальной сети кафедры ТКС и обычном в виде распечатки. В табл. 3.1. приняты следующие обозначения пп порядковый номер варианта курсового проекта М разрядность регистра АВ, см. рис. 2.1 N номер разряда, к которому подключается цепь обратной связи, см. рис. 2.1 TDATA номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи

данных, см. рис. 2.3 TSYNC номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи синхросигнала, см. рис. 2.3. Таблица 3.1. Параметры моделирования системы передачи данных ппМNTDATATSYNC13935756, 759759, 9892362541, 12641, 42, 43,443353388, 89, 90860 86743320903 91534, 44, 545312856, 65 6968, 8956292755, 57, 59, 67757 7637282585, 84785, 88, 938252249 54 51 56, 12997647, 6184, 99 105 109555, 78, 8880, 9011107759, 98955, 57, 59, 671211941, 42, 43,4485, 847131514860 86749 54 14171434, 44, 5447, 6115181168, 89555, 78, 88162017757 76385, 847172119759, 98949 54 18222141, 42, 43,4447, 61192318860 86755, 78, 8820362534, 44, 54759, 98921353368, 89541, 42, 43,44223320757 763860 86723312885, 88, 9334, 44, 5424211951 56, 12968, 89525222141, 42, 43,44757 763262318860 86785, 88, 9327362534, 44, 5451 56, 129283533759, 989756, 75929312841, 42, 43,4441, 126302927860 86788, 89, 9031282534, 44, 54903 91532252268, 89556, 65 693376757 76355, 57, 59, 67349585, 88, 9385, 8473510751 56, 12949 54 3611984, 99 105 47, 6137151480, 9055, 78, 8838252255, 57, 59, 67759, 989397685, 84741, 42, 43,44409549 54 860 8674110747, 6134, 44, 544211955, 78, 8868, 89543151485, 847757 76344171449 54 759, 98945181147, 6141, 42, 43,4446252255, 78, 88860 8674776759, 98934, 44, 54489541, 42, 43,4468, 89549107860 867757 7635011934, 44, 5485, 88, 9351151468, 89551 56, 129521714757 76341, 42, 43,4453181185, 88, 93860 86754282551 56, 12934, 44, 5455252241, 42, 43,44759, 9895676860 86741, 42, 43,44579534, 44, 54860 8675810768, 89534, 44, 545911934, 44, 5435, 46, 56601514759, 98968, 89561171441, 42, 43,44757 763621811860 86785, 88, 9363201734, 44, 5451 56, 12964211968, 89541, 42, 43,44652221757 763860 86766231885, 88, 9334, 44, 5467362551 56, 129759, 98968353384, 99 105 34, 44, 5469332080, 9068, 89570312855, 57, 59, 67757 76371211985, 84785, 88, 9372222149 54 51 56, 12973231885, 88, 9341, 42, 43,4474362551 56, 129860 86775353341, 42, 43,4434, 44, 54763128860 86768, 89577292734, 44, 5434, 44, 54782825759, 989759, 98979252234, 44, 5441, 42, 43,44807668, 895860 867 4. Рекомендации по построению модели 4.1. Подготовка схемы к моделированию Прежде чем начать моделирование схемы, следует представить ее в терминах системы

Verilog HDL. Для этого нужно выделить в схеме функционально-законченные модули module, обозначить регистры reg, провода wire, входы, выходы input, output и т. п. На рис. 4.1 представлен результат подготовки рассмотренной ранее схемы см. рис. 2.3 к моделированию. Отметим, что для упрощения примера в явном виде моделируются не все элементы схемы, а только ее регистры. Это означает, что вместо требуемого в техническом задании gate-уровня проектирования

применен более высокий RTL-уровень Register Transfer Level. В результате, например, вместо обозначения в явном виде элементов Исключающее ИЛИ в модели использованы их формульные эквиваленты. Это несколько увеличивает дистанцию между моделью и ее реальным прототипом, так как формульный эквивалент не учитывает задержку срабатывания соответствующего логического элемента или группы элементов.

В примере нет также явных моделей усилителей, инвертора, триггера. Поэтому в Вашем курсовом проекте следует разработать более подробную модель, в полной мере соответствующую gate-уровню. Схема рис. 4.1 представлена четырьмя модулями. Первый модуль module bertester описывает структуру устройства в целом. Остальные модули module DCE, module Line, module DTE описывают структуру соответствующих составных

частей устройства. Для удобства составления модели введены два фиктивных D-триггера показаны на рисунке штриховыми линиями, хотя возможны и иные решения. Далее приведены примеры реализации четырех упомянутых модулей. Каждый из них традиционно оформлен в виде отдельного файла. При компоновке проекта эти файлы собираются в одну группу и исполняются после выполнения

Вами цепи команд экранного меню Project New имя нового проекта Add добавить в проект четыре файла описания четырех модулей OK GO провести моделирование. При успешном выполнении моделирования следует вывести на экран временные диаграммы, желательно в такой же последовательности, как на рис. 4.2, а именно timing пронумерованная в десятичном виде последовательность тактов, т. е. перио дов сигнала

от генератора G1 рис. 4.1 RxCgood синхросигнал без ошибок RxDgood, данные без ошибок A1M шестнадцатиричный код в М-разрядном регистре А errRxC импульс импульсы ошибок сигнала RxC errRxD импульс импульсы ошибок сигнала RxD RxCbad синхросигнал с ошибкой ошибками RxDbad данные с ошибкой ошибками B1M шестнадцатиричный код в

М-разрядном регистре В DinputTT сигнал на входе D-триггера модуля DTE ERROR выходной сигнал Ошибка BER-тестера. Рис. 4.1. Схема BER-тестера с обозначениями в терминах системы Verilog HDL для моделирования на уровне RTL 4.2. Пример построения RTL-модели BER-тестера на языке системы Verilog HDL 4.2.1.

Файл BER-mainmodule.v Главный модуль верхний уровень иерархии модулей module bertester ERROR bertester - наименование модуля, в скобках заключен перечень выходов и входов входов нет, имеется один выход output ERROR дается определение ERROR как выхода а не входа wire RxDgood, RxCgood, RxDbad, RxCbad список проводов главного модуля DTE DTE1ERROR, RxCbad, RxDbad Структурная модель BER-тестера

Line Line1 RxCbad, RxDbad, RxCgood, RxDgood на основе трех модулей DCE DCE1RxCgood, RxDgood DTE, Line и DCE DTE1, Line1 и DCE1 endmodule стандартное оформление конца модуля 4.2.2. Файл BER-DTEmodule.v module DTEout1, in1, in2 Наименование модуля, список выходов и входов input in1, in2 Входы output out1 Выход parameter M5, N3 М - длина регистра,

N - точка подключения обратной связи. Возможные сочетания М и N 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14, 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27, 31 28, 33 20, 35 33, 36 25, 39 35 reg 1M B Описание М-разрядного регистра В reg TT Описание D-триггера как одноразрядного регистра wire DinputTT Описание провода assign out1 TT, Утверждается, что состояние выхода out1 отображает состояние

D-триггера DinputTT BN BM in2 Утверждается, что состояние провода DinputTT определяется суммированием по модулю два трех переменных BN, BM и in2 always begin analyzer BER-анализатор работает всегда следующим образом negedge in1 begin predictionandcheck по отрицательному фронту сигнала in1 TT BN BM in2 обновляется состояние триггера ТТ, B B 1 код в регистре

В сдвигается вправо на один разряд, B1 in2 после этого в освободившийся разряд В1 помещается бит с входа in2 end Окончание действий, вызванных отрицательным фронтом сигнала in1 end Окончание конструкции always endmodule 4.2.3. Файл BER-Linemodule.v module Line out20, out10, in20, in10 Наименование модуля, список выходов и входов input in20, in10

Входы output out20, out10 Выходы reg errRxD, g3, errRxC Описание одноразрядных регистров integer count, timing Описание абстрактных целочисленных переменных initial count 0 Установка начального значения переменной initial errRxD0 Установка начального состояния регистра initial g30

Установка начального состояния регистра assign out10 in10 errRxD Сигнал на выходе out10 формируется суммированием по модулю два сигналов in10 и errRxD assign out20 in20 errRxC Сигнал на выходе out20 формируется суммированием по модулю два сигналов in20 и errRxC Всегда по положительному фронту сигнала на входе in20 always posedge in20 begin ticking Прибавляется единица к счетчикам тактов такт - count count 1 период сигнала в проводе

RxCgood timing count - 1 timing отстает от count на единицу errRxC g3 перепись бита из регистра g3 в регистр errRxC end Всегда с задержкой на 20 элементарных единиц времени, т. е. на один такт, проверяется, нужно ли формировать ошибку в линии RxD always 20 if count 39 Положения ошибок в линии RxD задаются согласно count 60 выбранному варианту задания на курсовой проект count 70 count 40 count 40 count 40 count 310 count 120 count 160 count 130 begin errRxD 1 ошибку формировать

нужно end else begin errRxD 0 ошибку формировать не нужно end Всегда с задержкой на 20 элементарных единиц времени, т. е. на один такт, проверяется, нужно ли формировать ошибку в линии RxC always 20 if count 9 Положения ошибок в линии RxC задаются согласно count 40 выбранному варианту задания на курсовой проект count 700 count 940 count 400 count 126 count 127 count 128 count 129 count 130 begin g3 1 ошибку формировать нужно end else begin

g3 0 ошибку формировать не нужно end endmodule 4.2.4. Файл BER-DCEmodule.v module DCE out40, out30 Наименование модуля, список выходов и входов входов нет output out40, out30 Выходы reg g1 Описание одноразрядного регистра g1 parameter M5, N3 М - длина регистра, N - точка подключения обратной связи. Возможные сочетания М и N 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14, 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27, 31 28, 33 20, 35 33, 36 25, 39 35

reg 1M A Описание М-разрядного регистра A reg temp Описание одноразрядного регистра temp initial A 1 Начальная установка регистра А assign out30 AN AM, out40 g1 Описание поведения выходов модуля initial begin stopper Остановить процесс моделирования 20040 stop по истечении 2040 элементарных единиц end времени один такт 20 единицам времени always begin RxCgenerator тактовый генератор 10 g1 0 длительность паузы 10 единицам

времени 10 g1 1 длительность импульса 10 единицам времени end always begin pseudorandomRxD Генератор псевдослучайной последовательности битов posedge g1 По положительному фронту сигнала с регистра g1 temp AN AM сохранение старого значения суммы по модулю два AN и AM, A A 1 сдвиг кода в регистре А на один разряд вправо,

A1 temp запись в первый разряд регистра А содержимого регистра temp end endmodule Рис. 4.2. Пример временных диаграмм сигналов BER-тестера, полученных в результате моделирования. Из них следует, что ошибка при передаче синхросигнала по линии обнаруживается Литература 1. Сухман С.М Бернов А.В Шевкопляс Б.В. Компоненты телекоммуникационных систем. Анализ инженерных решений.

М. МИЭТ, 2002. 220 с. 2. Hyde Daniel C. CSCI 320 Computer Architecture. Handbook on Verilog HDL. Bucknell University, 1997. Составитель Б. В. Шевкопляс 31. 03. 2002