Розробка схеми електричної принципової МР3 програвача – приставки до ПК

Міністерствоосвіти і науки України
 
ДЕРЖАВНИЙВИЩИЙ НАВЧАЛЬНИЙ ЗАКЛАД
«КИЇВСЬКЙНАЦІОНАЛЬНИЙ ЕКОНОМІЧНИЙ УНІВЕРСИТЕТ ІМЕНІ ВАДИМА ГЕТЬМАНА»
 
РОМЕНСЬКИЙКОЛЕДЖ
 
Спеціальність:5.091504 «Обслуговування комп’ютерних та інтелектуальних систем та мереж»

Курсовийпроектз предмету: Мікропроцесорнісистеми
 
Тема:«Розробити схему електричну принципову МР3 програвача – приставка до ПК»

Виконав:
студент гр. К3-2
Харченко Є.С.
 
Перевірив
викладач
Шокота Т.А.

2007

Зміст
 
Вступ
1       Загальний розділ
1.1    Призначення проектуємогопристрою
1.2    Технічні характеристики
1.3    Розробка і обґрунтування схемиелектричної структурної
2       Спеціальний розділ
2.1    Вибір і обґрунтування елементноїбази
2.2    Принцип роботи окремих ВІС звикористанням часових діаграмта алгоритмів роботи
2.3    Принцип роботи пристрою згідносхеми електричноїпринципової
3       Експлуатаційний розділ
3.1    Ініціалізація програмуємих ВІС
3.2    Тест перевірки окремих вузлівабо пристроїв
3.3    Розрахунок надійності пристрою
4       Анотація
5       Література

 
Вступ
Мікропроцесор– це пристрій, який здійснює прийом, обробку і видачу інформації. КонструктивноМП містить одну або декілька інтегральних схем і виконує дії за програмою, записаноїв пам'ять.
Мікропроцесорнасистема – обчислювальна, контрольно-вимірювальна або керуюча система, в якійосновним пристроєм обробки інформації є МП. Мікропроцесорна система будується знабору мікропроцесорних ВІС.
Мікропроцесориза призначенням поділяють на універсальні і спеціалізовані.
Універсальнимимікропроцесорами є МП загального призначення, які розв’язують широкий класзадач обчислення, обробки та керування.
Спеціалізованімікропроцесори призначені для розв’язання задач лише певного класу. До спеціалізованихМП належать: сигнальні, медійні та мультимедійні.
Мікропроцесорнийкомплект (МПК) – сукупність інтегральних схем, сумісних за електричними,інформаційними параметрами, призначених для побудови електронно-обчислювальноїапаратури та мікропроцесорних систем керування.
Закількістю ВІС у МПК розрізняють багатокристальні МПК і однокристальнімікроконтролери. До багатокристальних комплектів відносять МПК зоднокристальними і секційними МП.
Однокристальниймікропроцесор є конструктивно — завершеним виробом у вигляді однієї ВІС. Догрупи однокристальних належать процесори фірм Intel Pentium (P5, P6, P7), AMD – K5, Silicon Graphics – MIPS R10000, Motorola – Power PS 603, 604, 620.
Усекційних мікропроцесорах в одній ВІС реалізується лише деяка функціональначастина процесора. Секційність ВІС МП зумовлює значну гнучкість МПС.
Заспособом керування розрізняють МП зі схемним та МП з мікропрограмнимкеруванням. Мікропроцесори з схемним керуванням мають фіксований набір команд,розроблений фірмою-виробником, який не може змінювати користувач. Умікропроцесорах з мікропрограмним керуванням систему команд розробляють припроектуванні конкретного МПК на базі набору мікрокоманд. В основу побудови МПСсистем покладено 3 принципи:
Принципмагістральності, який визначає характер зв’язків між функціональними блокамиМПС – усі блоки з’єднуються з єдиною системною шиною.
Принципмодульності, який полягає в тому, що система будується на основі обмеженоїкількості типів конструктивно і функціонально завершених модулів. Кожний модульМПС системи має вхід керування третім станом. Цей вхід CS (Chip Select) — вибіркристала або OE (Output Enable) — дозвіл виходу.
Принципмікропрограмного керування полягає у можливості здійснення елементарнихоперацій-мікрокоманд.
Поняттяархітектури МП визначає його складові частини. Архітектура містить:
1.        Структурну схему самого МП;
2.        Програмну модель МП регістрів;
3.        Інформацію про організацію пам’яті;
4.        Опис організації процедур введення-виведення;
Існуютьдва основні типи архітектури – фоннейманівська та гарвардська. Фоннейманівськуархітектуру запропонував 1945 року американський математик Джо фон Неймон. Їїособливістю є те, що програма і дані знаходяться у спільній пам’яті, доступ доякої здійснюється по одній шині даних і команд.
/>
Рисунок 1. –Основні типи архітектури:
а –фоннейманівська; б – гарвардська.
Гарвардськуархітектуру реалізовано 1944 року в релейній обчислювальній машині. Особливістюцієї архітектури є те, що пам'ять даних і пам'ять програми розділені та маютьокремі шину даних і шину команд, що дозволяє підвищити швидкодію МП системи.
Структурнісхеми обох архітектур містять: програмний елемент, пам'ять, інтерфейсивведення-виведення (ІВВ) і (ПВВ). Усі елементи структурної схеми з’єднані задопомогою шин.
Для програмуванняМПС використовується мова Асемблера asm8080 для МП КР580ВМ80А. При запису команд на мові Ассемблеравказується джерело і приймач даних.
Невід'ємноючастиною сучасних автоматичних систем контролю і керування, вимірювальнихприладів є перетворювачі аналогових і цифрових сигналів:
ü  аналого-цифрові перетворювачі (АЦП);
ü  цифро-аналогові перетворювачі (ЦАП);
ü  частотно-цифрові перетворювачі (ЧЦП).
Існує три різновиди виконання ЦАП, АЦП і ЧЦП: модульне, гібридне йінтегральне. При цьому частка виробництва інтегральних схем ЦАП, АЦП загалом, вобсязі їхнього випуску безупинно зростає, що в значній мірі сприяє широкомупоширенню мікропроцесорної техніки і методів цифрової обробки даних. Умайбутньому, очевидно, у модульному і гібридному виконаннях будуть випускатисялише надточні і надшвидкі перетворювачі з досить великою потужністюрозсіювання.
Необхідно відзначити наступні основні тенденції розвиткумікросхем ЦАП і АЦП; розширенняфункціональних можливостей за рахунок збільшення схемної і конструктивноїскладності; підвищення розрядності зодночасним зниженням споживаної потужності; рістшвидкодії до 100—150 Мгц при перетвореннісигналів зі смугою частот від 25 до 50 Мгц.
Завданнямданого курсового проекту є розробка схеми електричної принципової програвачаприставки до ПК. Даний пристрій передбачається підключати до паралельного портукомп’ютера, але не виключається можливість його синхронізації з стаціонарниммузичним центром, або програвачем в автомобілі.

1 Загальнийрозділ
 
1.1 Призначення проектуємогопристрою
Сигнальнімікропроцесори належать до класу спеціалізованих МП (див. підрозд. 2.1). їх розроблено для розв'язання задачцифрової обробки сигналів, а саме:
- фільтраціїсигналу;
- згорткидвох сигналів;
- обчисленнязначень кореляційної функції двох сигналів;
- обчисленняавтокореляційної функції;
- прямого/зворотногоперетворення Фур'є тощо.
Задачіцифрової обробки розв'язують в апаратурі зв'язку і передачі даних, засобахгідро- і радіолокації, медичному устаткуванні і робототех­ніці, керуваннідвигунами, в автомобільній електроніці, телебаченні, ви­мірювальній техніцітощо.
Відмітнариса задач цифрової обробки сигналів — потоковий характер обробки великихобсягів даних у реальному режимі часу. Робота в реаль­ному часі потребуєпідвищення швидкодії МП,а обробкавеликих масивів даних — апаратних засобів інтенсивного обміну із зовнішнімипристроями.
Високоїшвидкодії сигнальних МП досягають завдяки:
- застосуваннюмодифікованої RISC-архітектури;
- проблемно-орієнтованійсистемі команд, наприклад включенню до системи команд таких операцій, якмноження з нагромадженням МАС(С:=АхВ+С) із зазначеною в командікількістю виконань у циклі і з правилом зміни індексів елементів масивів А іВ;
- методамскорочення тривалості командного циклу, як-то конвеєризація команд;
- розміщеннюоперандів більшості команд у регістрах;
- використаннютіньових регістрів для збереження стану обчислень під час перемиканняконтексту;
- наявностіапаратного множення, що дозволяє виконувати множення двох чисел за одинкомандний такт;
- апаратнійпідтримці програмних циклів.
-  Сигнальні процесори різнихкомпаній-виробників утворюють два кла­си процесорів: простіші та дешевші МПобробки даних у форматі з фік­сованою комою і дорожчі мікропроцесори, щоапаратно підтримують операції над даними у форматі з плавучою комою.
 
1.2 Технічні характеристики
 
Основним елементом в схемі розроблюваній в курсовому проектіє MP3-декодер VS1001k, структурна схема якого зображена на рисунку 1.2.1.
/>
Рисунок 1.2.1 — Структурна схема VS1001k
Для керування мікросхемою і передачею потоку МР3 данихвикористано дві шини: SCI (Serial Control Interface) та SCI (Serial Data Interface). В таблиці 1.2.1 представленопризначення даних шин.
Таблиця 1.2.1 – Призначення шин SCI та SCI.Лінії шини Дані
  SDI SCI
  - XCS Вхід вибору мікросхеми. Активний рівень – низький. Високий рівень переводить послідовний інтерфейс в режим очікування, закінчуючи поточну операцію, а послідовний вихід (SO) – в режим високого опору (Z-стану). Для SDI сигналу вибору мікросхеми нема, він завжди знаходиться у активному стані.
  DCLK SCLK Послідовний тактовий вхід. Сигнал SCLK може бути з перервами або без них, в будь якому випадку перший позитивний перепад тактового імпульсу після переходу
  Лінії шини Дані SDI SCI DCLK SCLK сигналу ХСS в низький рівень означає, що записано перший біт. SDATA SI Послідовний вхід. Дані вибираються з SI при позитивному перепаді імпульсу SCLK і низькому рівні XCS. - SO Послідовний вихід. В режимі читання дані записуються при негативному перепаді імпульсу SCLK. В режимі запису SO знаходиться в Z-стані. /> /> /> /> /> />
Мікросхема VS1001k – основна частина проектованої схеми(див рисунок 1.2.1) являє собою цифровий сигнальний процесор. Вона вміщує всебе високопродуктивне DSP-ядро з низькими споживчими характеристикам (VC_DSP), робочу пам’ять, ОЗП програм (4Кбайт) і даних (0,5 Кбайт), послідовні інтерфейси керування і даних,високоякісний ЦАП і підсилювач ЗЧ для головних телефонів.
Дані про регістримікросхеми та деякі інші її характеристики висвітлено в пункті 2.3.

1.3 Розробката обґрунтування схеми електричної структурної
Структурнасхема МР3- програвача – приставки до ПК зображена на рисунку 1.3.1.
/>
Рисунок1.3.1 – Структурна схема МР3- програвача – приставки до ПК
З рисунка 1.3.1видно, що розроблюваний пристрій підключається до ПК через паралельний порт. Цестворює деякі проблеми: при передачі музики з якістю передаваного сигналу 128Кбіт/с можливе ехо-подібне спотворення сигналу через малу пропускнуспроможність порту. На схемі також зображено блок перетворювача логічних рівнівта МР3-декодер, що дозволяє декодувати отримуваний сигнал. Пристрій споживає 5В, підключається до підсилювача ЗЧ

2 Спеціальнийрозділ
 
2.1 Вибір і обґрунтування елементної бази
Прирозробці МР3-програвача –приставки до ПК було використано ноутбук, післяпроведеного підбору потрібної моделі було встановлено, що можна використовуватиноутбук з процесором що має невисокі характеристики (286, 386, 486). Цедозволяє при виготовленні пристрою значно зекономити на мікроконтролері та LCD-дисплеї.
Пристрійпередбачається підключати до паралельного порту ПК, але, оскільки, це дещозменшить максимальну якість прогріваної музики, можна використати і порт ISA, для чого потрібно буде лишеперепрограмувати мікросхеми, але в такому випадку його можна буде підключитилише до стаціонарних ПК (ноутбуки такої шини зазвичай не мають).
Основноючастиною схеми проектуємого пристрою є фінська мікросхема VS1001k компанії VLSI Oy, яка являє собою цифровийсигнатурний процесор для апаратного декодування MPEG layer 1, 2, 3.
Длякерування мікросхемою і передачею потоку МР3 даних використовуються 2 шини: SCI (Serial Control Interface) та SCI (Serial Data Interface), дані про які зведено до таблиці впункті 1.2.
VS1001k вміщує 15 SCI – регістрів, дані про які зведено до таблиці в пункті 2.2.Регістр MODЕ надзвичайно зручновикористовувати для керування операціями VS1001k. Назви його бітів та їх функційзведено до таблиці 2.1.2.
Вбітах 8-0 регістра AUDАTA зберігається значення швидкостіпотоку даних в кілобітах за секунду (в випадку коли вона змінна вказуєтьсяшвидкість потоку), в бітах 12-9 індекс частоти дискретизації (таблиця 2.1.1).

Таблиця 2.1.1 –Індекси частоти дискретизації регістру AUDATAБіти 12-9 Частота дискритизації 0b0000 - 0b0001 44100 0b0010 48000 0b0011 32000 0b0l00 22050 0b0101 24000 0b0110 16000 0b0111 11025 0bl000 12000 0b1001 8000
Таблиця2.1.2 – Назви бітів регістру та їх характеристикаБіт Назва Функція Значення SM._DIFF Диференціал
0 – нормальний стан
1 – інвертовано лівий канал 1 SM.FFWD Прискорена перемотка вперед
0 – нормальне виконання
1 – прискорена перемотка вперед 2 SM_RESET Програмне скидання
0 – нормальний стан
1 - скидання 3 SM UNUSED1 Встановлення в 0 0 – встановлення в 0 4 SM_PDOWN Режим енергозбереженння
0 – живлення ввімкнено
1 – живлення вимкнено 5 SM UNUSED2 Установка в 0 0 – встановлення в 0 6 SM UNUSED3 Установка в 0 0 - встановлення в 0 7 SM_BASS Частотне расширення
0 — ввімкнено
1 - вимкнено 8 SM_DACT Активний рівень DCLK
0 — зростаючий
1 - спадаючий 9 SMBYTEORD Порядок бітів на вході послідовної шини
0 – молодший біт перший
1 – старший біт перший 10 SM IBMODE Режим SDI
0 – ведомий
1 – ведучий 11 SM IBCLK Частота DCLK в режимі ведучого
0 – 512 кГц
1 – 1024 кГц

Дані,наведені вище дозволяють зробити висновок про те, що використання впроектованому пристрої цифрового сигнатурного процесора VS1001k цілком обґрунтоване.
 
2.2 Принцип роботи окремих ВІС з використанням часових діаграм таалгоритмів роботи
Вданому розділі представлено дані про роботу типового сигнального процесора тарозглянуто характеристики роботи сигнального процесора VS1001k.
Структурутипового представникасім'ї з фіксованою комою МПTMS320xC5xнаведено на рисунку 2.2.1.
Процесорвиконано за гарвардською архітектурою, основаною на розподілі шин доступу довбудованої пам'яті програм і даних. Це дозволяє зробити вибірку команди і данихв одному машинному циклі і забезпечує виконання більшості команд за один цикл.
Сигнальнийпроцесор TMS320xC5xскладається з центральногопроцесорного пристрою (CPU), вбудованої пам'яті програм і даних, багатофун­кціональнихпериферійних пристроїв, що здебільшого дозволяють позбу­тися додатковоїзовнішньої апаратури.
Процесормістить шини: PDATA — шина даних пам'яті програм; PADDR — шина адреси пам'яті програм; DDATA — шина даних пам'яті да­них; DADDR— шина адреси пам'яті даних длянезалежного доступу до пам'яті програм і даних.
Центральний процесорний пристрій CPU. До його складу входять:
- 32-розряднийАЛЛ, який виконує більшість команд за один цикл;
- акумуляторАСС, розділений на два сегменти по 16 розрядів (АССН і ACCL);
- акумуляторнийбуфер АССВ;
- арифметичнийпристрій допоміжних регістрів ARAU;
- регістровийфайл AR0-AR7 і регістр INDR;
- незалежнийлогічний блок PLU;
- апаратнийпомножувач 16x16;
- регістризсуву: регістр масштабування і зсуву SPL, який виконує зсув ліворуч на 0-16розрядів і призначений для вирівнювання та перетворення даних, узятих зпам'яті; регістр зсуву SFLна виході помножувача; регістр зсуву SR;
- стек STACK;
- покажчиккоманд PC;
- мультиплексориMUX.
/>
Рисунок2.2.1 – Архітектура цифрових сигнальних процесорів
Арифметико-логічний пристрій АЛП. На перший вхід АЛП надходять даніодного з таких пристроїв:
·    регістрамасштабування і зсуву SPL;
·    регістразсуву SFLна виході регістра помножувача PREG;
акумуляторногобуфера АССВ.
Надругий вхід АЛП дані завжди надходять з акумулятора АСС, а результатвиконання операцій надходить також в АСС. Регістр зсуву SR, з'єднаний з виходом АСС, виконуєзсув ліворуч на 0-7 розрядів, що відбувається в циклі пересилання даних з АЛПна внутрішню шину даних.
Апаратний помножувач 16x16. Виконує операції над числами зі знаком і без знака.Операнди надходять з пам'яті даних. Один з операндів може бути константою,поданою безпосередньо в команді. Для тимчасового збе­реження одного з операндіввикористовують 16-розрядний регістр TREG. У 32-розрядний регістр PREGзавантажується результат множення.
Регістровий файл, що складається з восьми допоміжних регістрів (AR0-AR1) та індексного регістра (INDR) використовують для формування адресипри непрямій адресації. Якщо треба, AR0-AR7 можна використовувати для тмчасовогозбереження, даних, Для щфесації до допоміжних регістрів слугує покажчикдопоміжних регістрів (ARP). Регістри AR0-AR1 завантажуються з пам'ятіданих, акумулятора АСС чи операндом, поданим у команді. Уміст AR0-AR7 можна зберегти в пам'яті чивикористати для обчислень в АЛП.
Арифметичний пристрій ARAU. Разом з регістрами AR0-AR7 і INDRйого призначено для генерації адреси.Зазвичай AR0-AR7 використовують для зберігання адреси,a INDRмістить зсув. Прості арифметичніоперації (дода­вання, віднімання; інкрементування, декрементування), виконуванів ARA(/з умістом AR0-AR1 і INDR, дозволяють реалізувати кілька видівнепрямої адресації. Операції в ARAUвиконуються одночасно з адресацією до поточної коміркипам'яті. Блок ARAUзвільняє АЛП від роботи з обчисленняадрес.
Логічний блок PLUвиконує операції незалежно від АЛП Результат операцій у PLUне впливає на біти стану АЛП. Перший операнд надходить у PLUз пам'яті даних, другий — з пам'ятічи програм регістра маніпуляції бітами (DBMR). Спеціальнілогічні команди, виконувані тільки PLU, дозво­ляють у 16-розрядному слові встановлювати та очищуватибудь-яку кількість біт у довільній комбінації. Результат операцій у PLUзберігається в тій са­мій комірціпам'яті, звідки було обрано перший операнд. Отже, логічні операції можнавиконувати безпосередньо зі змістом будь-якої комірки пам'яті даних, зокрема зізмістом перших 16 портів введення-виведення, що можуть адресуватися як пам'ятьданих (адреси 50H-5FH).
Пам'ять.МП TMS32QxC5xпередбачає роздільну адресацію допам'яті програм, даних і портів введення-виведення. Ємність кожної областіпам'яті 64 кбайт 16-розрядних слів. Вбудована в кристалі пам'ять — ROM, SARAM, DARAMзнаходиться в загальному адресномупросторі пам'яті і може використовуватися як пам'ять програм чи даних.
Пам'ять програм ROM — програмовій маскою пам'ять з можливістю захи­сту від зовнішньогодоступу. У МП TMS320xC5xпередбачено два режими ро­боти:мікропроцесорний і мікрокомп'ютерний. У мікрокомп'ютерному режи­мі ROMдоступна, у мікропроцесорному — закрита для доступу. Вибір режиму визначається рівнем напруга на вході МР/МСпід час скидання. Після старту режим можна змінити програмно. Для змінирежиму роботи в регістрі стану процесорного режиму (PMST) передбачено біт керування (МР/МС).
Пам 'ять даних чи програм/даних SARAM(SingleAccessRAM) передбачає виконання однієї операції читання/запису повному машинному циклі. SARAMскладається з незалежних блоків по 2 кбайт чи по 1 кбайтслів. Кожен блок до­пускає одну операцію читання/запис у машинномуциклі. Тому в одному ма­шинному циклі CPUможе двічі звернутися до SARAM, але тільки тоді, коли зверненнявідбувається до різних блоків. Цю особливість SARAMтреба врахо­вувати під час розподілупам'яті і написання програм. Ще одна особливість SARAMполягає в тому, що процесор чи іншийзовнішній пристрій може звер­татися безпосередньо до SARAMу режимі ПДП. Для ініціалізаціїдоступу до SARAMпроцесор спочатку запитує доступ дозовнішньої пам'яті (установлює сигнал HOLD). Після одержання сигналу підтвердження(HOLDA) процесор може запросити доступ до SARAM(установлює сигнал BR). У цьому разі CPUзупиняє всі поточні операції іпідтверджує можливість доступу до SARAM(установлює сигнал IAQ). Пам'ять SARAMможна використовувати для збере­женнятільки даних, програм чи для спільного розміщення програм і даних.
КонфігураціяSARAMзмінюється програмно за допомогоюдвох біт конфігурації — OVLYі RAM, що знаходяться в регістрі PMST. Можливість реконфігурації SARAMу процесі виконання програми дозволяєоперативно змінювати розподіл пам'яті МП TMS320xC5x.
Пам'ять даних DARAM(DualAccessRAM) передбачає виконання однієї операції читання й однієїоперації запису в повному машинному циклі без конфліктів на внутрішній шиніданих. DARAMскладається з блоків В, В\, В1. Блоки51 (32 слова) й 52 (512 слів) використовують тільки як пам'ять даних. Блок В(512 слів) можна використовувати як пам'ять даних чи як пам'ять про­грам.Конфігурація блока В змінюється програмно за допомогою біта конфігу­рації(CNF) у регістрі стану (ST1). Призначення блока В можназмінювати в процесі виконання програми. Передбачено можливість завантаженняблока В програмним кодом із зовнішньої пам'яті з наступним виконанням.
Периферійні пристрої. Сигнальний процесор має такі периферійні пристрої.
Модуль переривання ЇМ (InterruptModule) призначенодля обслугову­вання зовнішніх, внутрішніх і програмних переривань.
Дозовнішніх переривань належать два немасковані переривання RS, NM\ і п'ять маскованих INT1-INT4. Внутрішні переривання (RINT, XINT, TRNT, TXNT) генеруються послідовними портами аботаймером (TINT). Програмні переривання викликаютьсякомандами TRAP, 1NTR, NMI.
Перериваннявстановлюють прапорець переривань у регістрі прапор­ців переривань (IFR) і можуть маскуватися в регістріпереривань (ІMR).
Векторипереривань займають два 16-розрядні слова, потрібні для розміщення командрозгалуження. Після скидання МП векторипереривань розміщуються з нульової адреси пам'яті програм. Під час звернення CPUдо векторів переривань старші п'ятьрозрядів адреси формуються покажчиком векторів переривань (IRTR) у регістрі PMST.
Вбудованиймеханізм захисту багатоциклічних команд забезпечує ввімк­нення механізмуобслуговування переривань після завершення їх виконання. Дія механізму захиступоширюється також на команди, що стають багатоциклічними внаслідок їхповторення з префіксом RPT, і на команди, що очікують завершення обміну із зовнішньоюпам'яттю чи портами введення-виведення.
Блок керування енергоспоживанням РМ (PowerManagement). У МП TMS320xC5xпередбачено три енергоощадні режимироботи (зокрема, «сплячий» режим), у яких струм споживання знижуютьвідключенням CPUчипериферійних пристроїв. Перехід в енергоощадні режими ініціює активний сигнал HOLD(режим захоплення зовнішньої шини) чикоманди IDLE, IDLE2. Вихід з енергоощадних режиміввідбувається за сигналами зовнішніх переривань, які треба встановити принаймніпротягом п'яти машинних тактів чи за внутрішніми перериваннями. В енергоощаднихрежимах зберігається стан усіх внутрішніх регістрів, що дозволяє без затримокпродовжити роботу після виходу з цих режимів.
Урежимі захоплення зовнішньої шини (HOLD= 0) продовжують працювати тільки внутрішні ресурси МП TMS320xC5x. Зниження струму споживаннявідбувається за рахунок переключення зовнішніх шин у високоімпедансний стан.
ІнструкціяIDLE2 викликає зупин CPUі периферійних пристроїв («сплячий»режим), що значно знижує струм споживання.
Вбудований генератор CLK-PLLвиробляє тактові синхросигнали для роботи CPUі периферійних пристроїв. Передбаченоможливість підключення зовнішнього кварцового резонатора чи резонаторазовнішнього та­ктового генератора. Допустимий режим роботи з множенням чи зділен­ням частоти джерела тактового сигналу.
Таймер/лічильник Т/С являє собою 16-розрядний лічильник, що працює на вирахування.Коли досягнено нульове значення, генерується перери­вання TINTі формується імпульс на виході TOUT. Тривалість імпульсу дорівнюєперіодові сигналу CLKOUTI. Таймером керують програмно, його можна зупинити, перезапустити, скинути чи заборонити.
Інтерфейс ТЕ (Test-Emulation) забезпечує можливість тестування мік­росхемі підключення емулятора типу XDS510. Зв'язокз емулятором від­бувається по стандартному послідовному інтерфейсу ІЕЕЕХ 149.1(JTAG).Генератор тактів очікування S/W(WaitstateGenerator) призначений для генерації і додаванняв цикли обміну тактів очікування для збільшен­ня часу циклів обміну з повільноюзовнішньою пам'яттю чи портами введення-виведення. Використання генераторадозволяє обійтися без додаткової зовнішньої апаратури, що формує сигналготовності READY. Генератор керується програмно.Кількість тактів очікування програмується окремо для пам'яті програм, даних,портів введення-виведення та областей адресного простору. Для керуваннягенератором передбачено два регістри керування. Кількість тактів очікуванняможе бути 0, 1,2, 3, 7.
Послідовний порт SP(SerialPort). Це стандартний послідовний порт, якийдозволяє по шести лініях організувати повнодуплексний зв'язок між двома МП TMS320xC5x. Для передачі даних в одному напрямівикористовують три лінії, по яких передаються: тактова частота, синхроімпульс,дані синхронно з тактовою частотою. Тактову частоту і синхроімпульс формує МП TMS320xC5x, але, якщо треба, тактову частоту ісинхроімпульс можуть формувати і зовнішні пристрої. Можливі два режими передачіданих: пакетний, у якому синхроімпульс формується на початку кожного переданогослова; безупинний, у якому синхроімпульс формується тільки на початку передачі.Вхідні і вихідні регістри зсувів буферизовано. Обмін по стандартномупослідовному порту відбувається під керуванням CPU. Допускається 8- чи 16-розряднийформат передачі. Максимальна швидкість передачі даних залежить від тактовоїчастоти МП TMS320xC5x. Для циклу 50 не максимальна швидкістьпередачі даних становить 5 Мбіт/с.
Послідовний порт із часовим поділом каналів TDMвикористовують для обміну даними між МП TMS320xC5xу мультипроцесорних системах. TDM-порт працює у двох режимах, щопереключаються програмно. Перший — режим стандартного послідовного порту,розглянутий вище. Другий — режим часового поділу каналів, у якому длясинхронізації передачі даних між процесорами МП TMS320xC5xкожні 128 тактів (TCLK) передається синхро­імпульс (TFRM). По лінії даних (TDAT) передаються 16-розрядні дані, полінії адреси (TADD) передається адреса. Керування роботою і контроль за станом TDM-порту відбувається за допомогою шестирегістрів.Буферизований послідовний порт BSP(BufferSerialPort). До його складу входить інтерфейспослідовного порту (SPI), що являє собою удосконалену версію стандартного послідовногопорту і блока автобуферизації (ABU). Блок ABUдає можливість виконувати обмінданими безпосередньо з вбудованою пам'яттю МП TMS320xC5xчерез спеціально виділену шинунезалежно від CPU.Для буфераобміну даними використовують виділені 2 кбайт вбудова­ної пам'яті МП TMS320xC5x. Для адресації до пам'яті ABUмає власний адресний регістр. Ємністьі початкова адреса буфера програмуються. Допускається 8-, 10-, 12- чи16-розрядний формат передачі в пакетному чи безупинному режимі.
8-розрядний паралельний порт — host-інтерфейс HPI(HostProcessorIn­terface). Призначений для обміну даними вмультипроцесорному режимі між /киґ-процесором і МП TMS320xC5x. host-інтерфейс HPIзабезпечує можливість простоїінтеграції процесора в мультипроцесорну систему. Обмін даними відбуваєтьсячерез вбудовану буферну пам'ять ємністю 2 кбайт слів по спеціальній внутрішнійшині, що дозволяє обмінюватися з пам'яттю без конфліктів з CPU. Буферна пам'ять — SARAMпам'ять. Для керування НРІ передбаченорегістр керування і контролю (НРІС), доступний host-процесору і CPU. Для адресації до буферної пам'яті збоку host-процесора слугує адреснийрегістр (НРІА). НРІ допускає два режими роботи. Перший — режим (SAM), у якому host-nроцесору і CPUдозволено доступ до пам'яті, причому host-процесор має пріоритет перед CPU. Другий — режим (НОМ), у якому тільки host-процесор має доступ до пам'яті. Для передачі через НРІ одногобайта даних потрібно п'ять машинних тактів. При тактовій частоті 40 МГц максимальна швидкість передачістановить 64 Мбіт/с.
Блок початкового завантаження BL(BootLoader) виконує пересилання програмного кодуіз зовнішніх джерел у вбудовану пам'ять програм. Ініціалізація програми початковогозавантаження відбувається після ввімкнення живлення тільки в мікрокомп'ютерномурежимі. Передбачено сім видів завантаження, що різняться способом і форматомпередачі даних: через послідовний порт у 8- чи 16-розрядному форматі; черезпорти введення-виведення у 8- чи 16-розрядному форматі; із зовнішньої пам'яті у8- чи-16-розрядному форматі; «гаряче завантаження». Вид завантаження визнача­єтьсявмістом молодших 8 розрядів комірки загальної пам'яті з адресою FFFFH, до якої МП TMS320xC5xзвертається після ввімкненняживлення. Перед пересиланням програмного коду передається заголовок, що міститьадресу початку розміщення програмного коду і довжину блоку, що переси­лається.Після завершення пересилання в пам'ять програм МП TMS320xC5xстартує з адреси, зазначеної взаголовку.
УМП TMS320xC5xдоступ до зовнішньої пам'яті і портіввведення-виведення можливий по шині адреси АТ-А15 і по шині даних D0-D15 за допомогою керувальних сигналів PS, DS, IS(для вибору відповідно пам'ятіпрограм, даних і портів введення-виведення), строба STRB, сигналу напря­мок передачі в поточному циклі R/W, сигналу читання RDі сигналу запис WE. Максимальна продуктивністьзабезпечується у процесі обміну з високошвидкісною зовнішньою пам'яттю, щодозволяє працювати без тактів очікування. Можливе підключення повільної ідешевшої пам'яті. У цьому разі в цикли читання/запис МП TMS320xC5xтреба додавати такти очікування, якігенеруються вбудованим генератором тактів очікування, чи формувати зовнішнійсигнал READY— готовності зовнішньої пам'яті чипортів введення-виведення. Організовуючи обмін із зовнішньою пам'яттю, слідтакож враховувати, що цикли читання мають тривалість одного машинноготакту, водночас тривалість циклів запис становить два машинні такти або,якщо запис відбувається безпосередньо за читанням, то навіть три такти. Уверхніх адресах пам'яті даних може розміщуватися зовнішня глобальна пам'ятьданих розміром від 256 до 32 К слів.Адреси від 00Я до 5FHпам'яті даних відведено під внутрішнірегістри. Перші 16 портів введення-виведення розміщені в пам'яті даних. Томузвертання до цих портів можли­ве не тільки за допомогою команд INі OUT, але й за допомогою звичайних командзвернення до пам'яті (завдовжки 1 слово), що дозволяють зменшити розмірпрограмного коду і збільшити швидкість обчислень. Щоб уявити роботу сигнальногопроцесора VS1001k розглянемо дані про функції йогорегістрів.
Таблиця2.2.1 – Регістри в МП VS1001kНазва регістру Тип Адреса Функція MODE RW Керування режимами STATUS RW 1 Статус VS1001k INT FCTLH - 2 Користувач не доступний CLOCKF RW 3 Частота тактового генератора + подвоєння частоти DECODE TIME R 4 Час декодування в секундах AUDATA R 5 Поточні аудиодані WRAM W 6 Запис в ОЗП WRAMADDR W 7 Адреса для запису в ОЗП HDATO R 8 Читання заголовку даних HDAT1 R 9 Читання заголовку даних AIADDR RW 10 Стартова адреса доповнення VOL RW 11 Регулювання гучності RESERVED - 12 Зарезервований VS1002 AICTRL[x] x = [0.1] RW 13+x Два керуючих регістрів для додатків
Регістр MODE використовується для керуванняопераціями VS1001k.
РегістрSTATUS зберігає інформацію пропоточний стан мікросхеми.
РегістрCLOCKF використовується в випадку колитактова частота відмінна від 24,576 МГц.
РегістрDECODE_TIME при обробці потоку зберігає поточнийчас декодування в секундах.
Вбітах 8-0 регістра AUDATA зберігається швидкість потокуданих в кілобітах за секунду.
Здопомогою регістрів WRAM, WRAMADDR, AIADDR можливо завантажувати та запускати вмікросхемі додатки, написані користувачем, наприклад змішування каналів,стереоефекти та ін.
РегістриHDAT0 і HDAT1 зберігають у собі інформацію проназву даних що надходять з поточного потоку.
Регістр VOL призначений для регулювання гучності.
 
2.3 Принцип роботи пристрою згідно схеми електричної принципової
Схемуелектричну принципову створюваного пристрою зображено на рисунку 2.3.1.
/>
Рисунок2.3.1 – Схема електрична принципова MP3-програвача – приставки до ПК
Розглянемосхему електричну принципову. Основним вузлом, зображеним на ній є цифровийсигнальний процесор для апаратного декодування MPEG layer 1, 2, 3, VS1001k. В якості стабілізаторанапруги використано мікросхему PQ20VZ51 фірми SHARP.
Для розділеннякіл живлення аналогової і цифрової частин використано фільтруючі дроселі L1-L3 і конденсатори C3 – C6. Мікросхема має вбудовану функціюввімкнення/вимкнення живлення, яка може бути використана в портативномуваріанті приладу.

3Експлуатаційний розділ
 
3.1Ініціалізація програмуємих ВІС
Програмаініціалізації мікросхем виконує налагодження портів вводу-виводу мікросхем тавстановлює параметри дільника та входів мікросхеми по яким буде виконуватисяпереривання. Також налагоджуються переривання по таймеру. Всі інші перериваннязабороняються.
 
3.2 Тест перевірки окремих вузлів або пристроїв
Такяк проектуємий пристрій підключається до ноутбука (або стаціонарногокомп’ютера) та керується ним, пристрій перевірки не потребує.
 
3.3 Розрахунок надійності пристрою
Надійність – властивість пристрою виконувати заданіфункції в заданих режимах і умовах застосування, обслуговування, ремонту,збереження, транспортування на протязі необхідного інтервалу часу.
Показникинадійності:
1.        Безвідмовність.
2.        Довговічність.
3.        Ремонтопридатність.
4.        Збереження.
Безвідмовність – властивість безупинно зберігатипрацездатність до граничного стану, після настання, якого подальша експлуатаціявиробу економічно недоцільна.
Ремонтопридатність – пристосованість пристрою допопередження відмовлень, до можливості виявлення та усунення несправностей шляхомпроведення ремонту і технічного обслуговування.
До термінівремонтопридатності відносяться: відмовлення, збереження.
Відмовлення –подія, що полягає в повній або частковій утраті працездатності пристрою.
Відмовленнябувають:
Раптові(катастрофічні) – стрибкоподібна зміна параметрів робочого виробу.
Поступові(параметричні) – постійна зміна одного або декількох параметрів з часом, щовиходять за припустимі межі.
Збереження –термін, протягом якого при дотриманні режимів збереження виріб зберігаєпрацездатний стан.
Розрахунокнадійності поділяється на три розділи:
1. Визначення значення інтенсивностівідмовлення всіх елементів за принциповою схемою вузла пристрою.
2. Визначення значення імовірностібезвідмовної роботи всієї схеми.
3. Визначення середнього наробітку допершого відмовлення.
4. Виконання розрахунківпроходить наступним чином:
5. 1.   Інтенсивністьвідмовлення всіх елементів визначається за формулою:
6. />                        (3.3.1)
7. де:
8. ni– кількість елементів у схемі;
9. li– інтенсивність відмовлень і-гоелемента;
10.     m – кількість типів елементів.
11.     Прирозрахунку також потрібно враховувати інтенсивність відмовлень через пайкирадіоелементів на друкованій платі.
12.     Інтенсивністьвідмовлень елементів розраховуємо за формулою:
13.     />                         (3.3.2)
14.     де:
15.     lо – інтенсивність відмовлень елементів у режимі номінальногонавантаження;
16.     Кe– експлуатаційний коефіцієнт;
17.     Кр – коефіцієнт навантаження.
18.     Усі ціпараметри беруться з довідника з розрахунку надійності.
19.     2.      Ймовірністюбезвідмовної роботи називається ймовірність того, що за певних умовексплуатації в заданому інтервалі часу не відбудеться жодного відмовлення.
20.     Ймовірністьбезвідмовної роботи визначається за формулою:
21.     />                          (3.3.3)
22.     де:
23.     /> -інтенсивність відмов всіх елементів;
24.     t – час, (год).
25.     Зарезультатами розрахунків складається таблиця і графік.
26.     3.      Середнійнаробіток до першого відмовлення – це час роботи пристрою до першої відмови.
27.     Середнійнаробіток на відмовлення визначається за формулою:
28.     />                     (3.3.4)
29.     Розрахунокнадійності пристрою приведено далі.

Анотація
Вкурсовому проекті була розроблено схему електричну принципову МР-3 програвача –приставки до ПК. Спроектованасхема електрична принципова пристрою, структурна та загальна схема, виконаноопис всіх ВІС, що використовувалися у пристрої.
Написаннякурсового проекту змусило повторити весь матеріал вивчений на заняттях з курсу«МПС», звернутися до додаткових джерел, та навчитися проектувати електричніпринципові, структурні схеми та схеми роботи пристроїв, а також працювати зтехнічними довідниками.

Література
 
1.        ЕСКД ГОСТ2.105-79 «Общие требования к текстовым документам».
2.        ЕСКД ГОСТ2.702-75 «Правила выполнения электрических схем».
3.        ЯкименкоЮ.І., Терещенко Т.О., Сокол Є.І. Мікропроцесорна техніка. 2004.
4.        Методичнівказівки щодо виконання курсової роботи.
5.        А.С. Басманов «МПи ОЭВМ», Москва, «Мир», 1988.
6.        В.В. Сташин, А.В.Урусов «Программирование цифровых устройств на однокристальныхмикроконтроллерах», Москва, «Энергоатомиздат», 1990.
7.        СамофаловК.Г., Викторов О.В., Кузняк А.К. «Микропроцессоры» // К.: Техника, 1986.
8.        БороволоковЭ.П. Фролов В. В.«Радиолюбительские схемы» // К.: Кондор – 1995 – 6 с.
9.        КаганБ.М., Сташин В. В.Микропроцессоры в цифровых системах.- М.: Энергия, 1979. 
10.     Аналоговыеи  цифровые интегральные микросхемы / Под ред. С.В. Якубовского. — М. Радио исвязь, 1984.