1. Архитектура кэш-памяти. Ассоциативное распределение информации в кэш-памяти. 2 2. Архитектура кэш-памяти. Прямое распределение (отображение) информации в кэш-памяти. 3 3. Архитектура векторного блока супер-ЭВМ CYBER-205. Особенности её конвейеров, обеспечивающие механизм "зацепления команд". 4 4. Векторные процессоры: структура аппаратных средств. 6 5. Пять основных архитектур высокопроизводительных ВС, их краткая характеристика, примеры. 8 6. SMP архитектура. Достоинства и недостатки. Область применения, примеры ВС на SMP. 9 7. MPP архитектура. История развития. Основные принципы. Концепция, архитектура и характеристики суперкомпьютера Intel Paragon. 10 8. Кластерная архитектура. Проблема масштабируемости. Примеры. 11 9. RISC-идеология. История, основные принципы, тенденция развития, "пострисковые" архитектуры: концепции VLIW и EPIC. 13 10. Понятие конвейера. "Жадная" стратегия. Понятие MAL в теории конвейера. 14 ^ 1. Архитектура кэш-памяти. Ассоциативное распределение информации в кэш-памяти. Среднее время доступа в системе с кэш:где:- время обращения; - коэффициент промахов, обычно меньше 10% (); - потеря времени при обращении к оперативной памяти.3 способа организации кэш:Если каждый блок основной памяти имеет только одно фиксированное место, на котором может поместиться в кэш, то такой кэш называется кэшем с прямым отображением. (см. вопрос 2)Если некоторый блок основной памяти располагается в любом месте кэша, то такой кэш называется полностью ассоциативным.Если блок ОП может располагаться на ограниченном количестве мест в кэш, то такой кэш называется множественно-ассоциативным (частично-ассоциативный, n канальный).^ Полностью ассоциативный кэш:Если некоторый блок основной памяти располагается в любом месте кэша, то такой кэш называется полностью ассоциативным.При полностью ассоциативной организации памяти, память логически неделима. То есть первые 14 старших разрядов адреса полностью адресуют тэг.^ При записи в кэш-память. Выбираем любой "свободный" адрес памяти данных в кэш, переписываем по нему данные. Номер ячейки кэш, в которую были записаны данные, записываются в ассоциативную память данных (причём в качестве тэга будет записан адрес блока).^ При чтении из кэш-памяти. В ассоциативной памяти просматриваем все записи и сравниваем тэги с текущим значением (путём полного перебора). Если найдена запись с искомым тэгом, считываем номер адреса кэша данных, где хранится искомая информация. Если запись не найдена, ситуация кэш-промаха. В случае кэш-попадания, по полученному адресу из памяти данных считываем искомые данные.Недостатки:Ассоциативная память работает последовательно, поэтому ассоциативный кэш более медленный. Кроме того, ассоциативная память должна содержать в себе дополнительную информацию об адресах кэш-памяти данных. Эти дополнительные затраты делают ассоциативную кэш-память более дорогой.Достоинства: Возможность одновременно держать в кэш-памяти соседние ячейки оперативной памяти (по сравнению с кэш-памятью с прямым отображением).^ 2. Архитектура кэш-памяти. Прямое распределение (отображение) информации в кэш-памяти. (Способы организации кэш - см. вопрос 1)Если каждый блок основной памяти имеет только одно фиксированное место, на котором может поместиться в кэш, то такой кэш называется кэшем с прямым отображением.Кэш-память с прямым отображением состоит из памяти тегов и памяти данных. В идеале временные параметры и ёмкости у этих двух блоков совпадают. В соответствии с идеологией прямого отображения вся оперативная память делится на фиксированные области (количество областей совпадает с количеством адресов кэша), каждой из которых приписывается свой номер - индекс. Кроме того, вводится нумерация ячеек внутри блоков - каждой ячейке внутри блока присваивается свой тэг. При этом тэги ячеек в соседних блоках могут совпадать.При записи в кэш ищем ячейку, адрес которой совпадает с индексом записываемой информации. После этого в память тэгов и память данных записываем соответственно тэг и данные, в соответствии с адресом оперативной памяти.Чтение из кэша (см. рис). Пусть v (value) - данные, за которыми происходит обращение. Выбираем из переданного адреса индекс, и по этому индексу в теговой памяти находим предыдущее значение тэга. Далее, сравниваем предыдущее значение тэга с текущим значением, и если они совпадают, следовательно информацию в соответствующей ячейки памяти данных можно считать достоверной. Если не совпадают - ситуация кэш-промаха.Недостатки:Все блоки, находящиеся в одной и той же строке (с одинаковым индексом) не могут находиться в кэше одновременно. В то время как операция чтения соседних ячеек памяти является довольно распространённой.Достоинства:Простота реализации. 3. Архитектура векторного блока супер-ЭВМ CYBER-205. Особенности её конвейеров, обеспечивающие механизм "зацепления команд". Общая структура CYBER-205(1 рис.)Архитектура векторного блока(2 рис.)Особенностью векторного блока является реализация механизма зацепления команд используется в том случае, если вновь вычисленный операнд (результат предыдущей операции) является аргументом для операции следующей:A=B+C; D=A+E В общем случае мы получаем, что полученные данные прогоняются через буферную память, затем по соответствующим каналам записываются в память. Затем через несколько тактов эти же данные читаем из памяти, прогоняем по всем каналам в векторный блок и предоставляем в качестве операнда. На этих пересылках теряется очень много времени. Для того, чтобы этого избежать, созданы аппаратно-программные средства, обобщённо называемые "механизмом зацепления команд".Каждый из 4-х процессоров представляет собой коммутатор ("обменник") и 5 исполнительный конвейеров(3 рис.)Этот блок работает следующим образом: результаты выполнения команды из конвейеров попадают опять в коммутатор. Таким образом, есть возможность подачи результатов на другой конвейер - минуя процедуру записи в оперативную память. Более того - при необходимости можно задержать данные на несколько тактов с помощью устройства задержки. Для реализации этого механизма (на уровне векторных команд), в Cyber-205 было создано:На уровне архитектуры:На уровне общей архитектуры. Реализация обмена входными и выходными данными конвейеров через единый коммутатор. Возможность задержки данных на несколько тактов с помощью устройства задержки.На уровне исполнительных конвейеров.(см.рис) Прежде всего, конвейеры сложения и умножения. Особенность: введены 2 типа обратных связей.Накопление операций суммирования (для сложения в каждом такте).Общая обратная связь.Когда результат операции (например, операции сложения) через определённую задержку (которой мы можем управлять программно) подаём результат на вход вместо одного из операндов.Поддержка на уровне программных решений.Особенность реализации исполнительных конвейеров (на примере конвейера сложения):Для векторных процессоров механизм зацепления команд актуален, т.к. потери на пересылку больших массивов данных велики.^ 4. Векторные процессоры: структура аппаратных средств. Векторным называется процессор, в системе команд которого есть векторные команды (все стандартные операции для векторов). Стандартные векторные процессоры выполняют операции над векторами очень большой размерности.Основная идея векторных процессоров: операции с массивами данных.Первая архитектура, отличная от однопроцессорной появилась в конце 1960-х. Векторные процессоры - основа первых супер-ЭВМ. Основные области применения - задачи, в которых данные были бы записаны в матричной форме (прогноз погоды, ядерная физика).Пути построения векторных процессоров:программный: пишется специальная библиотека программ, выполняющих векторные операции, ориентированная под конкретную имеющуюся платформу;аппаратный: проектируется сначала скалярный компьютер+добавляются микрокоды векторных операций изначально разрабатывалась векторная машина (с векторными командами).Архитектура аппаратных средств:Оперативная память. Это общее название включает в себя не только непосредственно оп-это может быть достаточно сложная иерархическая структура, включающая кэши и регистры. Причём, регистров может быть достаточно много - кроме скалярных, есть векторные регистры для хранения массивом. Быстродействие памяти во многом лимитирует быстродействие всего векторного процессора. Система памяти - это самая сложная подсистема векторного процессора. Для векторных компьютеров определён принцип расслоения памяти (для того, чтобы обеспечить суммарное быстродействие). Принцип расслоения памяти применяется и в обычных ПК, но там коэффициент расслоения небольшой. А в векторных процессорах коэффициент расслоения самый высокий на фоне других систем: 64, 128, 256. Всё это делается для того, чтобы запросное число (количество данных, поступающих из памяти за один цикл обращения) было как можно больше (хотя бы порядка ~ 100 или нескольких сотен). Требования к оперативной памяти достаточно высоки.^ Скалярный процессор. Выполняет все функции обычного процессора (обрабатывает поток команд и имеет все необходимые устройства для выполнения скалярных операций) + дополнительные функции: распознавая наличия векторной команды (передаёт её векторному процессору (3)).Векторный процессор. Базовые функции векторного процессора (при получении векторной команды):ДекодированиеВыработка системы сигналов для арифметического конвейера (6). Функция - выбор исполнительного устройства.Вычисление логических параметров адресации (адресация к вектору).Сопровождение выполнения операции.Анализ состояния (по завершению операции).Контроллер векторной памяти. На основе логических адресов векторов выдаёт последовательность адресов для обращения к физической памяти чтение/запись результата. Передаёт в буферную память (5).Буферная память. Пассивное устройство. Нужно, т.к. поступают данные не равномерно во времени, а выдаются данные синхронно.^ Арифметический конвейер. Один или несколько конвейеров, выполняющих векторные операции. Это может быть либо сложный конвейер (настраиваемый), либо набор конвейеров.Таблица занятости:условные обозначения:А - выборка векторной командыВ - передача векторной команды и её декодирование векторным контроллером.С - начальная выборка данных (запись/чтение)D - выполнение командыE - окончательное запоминание (запись) - может занимать большое количество тактов.F - завершение операции - очистка буферов/регистров, выставление признаков состояния.^ 5. Пять основных архитектур высокопроизводительных ВС, их краткая характеристика, примеры. 1)Векторным называется процессор, в системе команд которого есть векторные команды (все стандартные операции для векторов). Стандартные векторные процессоры выполняют операции над векторами очень большой размерности. Пример:Cray-I – классический представитель векторной архитектуры.2. Многопроцессорная векторная архитектура. (~ 70-е годы)Примеры: Cray X-MP, Cray Y-MP.Обычно такие системы объединяли 2-а (обязательно), 4-ре (часто), 8-мь (редко)суперкомпьютеров на одно поле оперативной памяти. Что и явилось прообразом SMP.3)SMP - это один компьютер с несколькими равноправными процессорами.Пример:^ HP 9000 (до 32 процессоров), Sun HPC 100000 (до 64 проц.), Compaq AlphaServer (до 32 проц.)4)MPP-архитектураСистема с массовым паралле-лизмом. В основе лежал транспьютер – мощный универсальный процессор, особенностью которого было наличие 4 линков (коммуникационные каналы связи). Каждый линк состоит из двух частей, служащих для передачи информации в противоположных направлениях, и используется как для соединения транспьютеров между собой, так и для подключения внешних устройств. Проц-ры обмен-ся между собой данными.Пример: Paragon (Intel)5)Кластерная архитектураКластерные системы представляют собой некоторое число недорогих рабочих станций или персональных компьютеров, объединенных в общую вычислительную сеть (подобно массивно-параллельным системам).Пример: Compaq AlphaServer на базе своих серверов AlphaServer ES40.^ 6. SMP архитектура. Достоинства и недостатки. Область применения, примеры ВС на SMP. SMP - это один компьютер с несколькими равноправными процессорами. Все остальное - в одном экземпляре: одна память, одна подсистема ввода/вывода, одна операционная система. Слово "равноправный" (как и слово "симметричная" в названии архитектуры) означает, что каждый процессор может делать все, что любой другой. Каждый процессор имеет доступ ко всей памяти, может выполнять любую операцию ввода/вывода, прерывать другие процессоры и т.д. Но это представление справедливо только на уровне программного обеспечения. Умалчивается то, что на самом деле в SMP имеется несколько устройств памяти. В традиционной SMP-архитектуре связи между кэшами ЦП и глобальной памятью реализуются с помощью общей шины памяти, разделяемой между различными процессорами. Как правило, эта шина становится слабым местом конструкции системы и стремится к насыщению при увеличении числа инсталлированных процессоров. Это происходит потому, что увеличивается трафик пересылок между кэшами и памятью, а также между кэшами разных процессоров, которые конкурируют между собой за пропускную способность шины памяти. При рабочей нагрузке, характеризующейся интенсивной обработкой транзакций, эта проблема является даже еще более острой.В SMP оперативная память физически представляет последовательное адресное пространство, доступ к которому имеют одновременно все процессоры системы по единой коммуникационной среде: либо шинной архитектуры, либо коммутатором типа crossbar.К основным достоинствам технологии однорангового доступа SMP относится следующие положения.1. Простота организации вычислительного процесса, т.к. все процессоры обращаются к единой памяти по одному алгоритму.2. Эффективность организации программного кода задачи, которая обеспечивается системным программным обеспечением, так как в процессе генерации кода нет необходимости учитывать разнообразие размещения данных в ОП.3. Проверенное большим сроком эксплуатации программно-аппаратного решение, реализованное основными производителями вычислительных систем.Наряду с достоинствами рассматриваемая технология обладает и рядом существенных недостатков.1. Единый путь доступа к ОП, который становится узким местом, при увеличение числа процессоров в системе, т.е. достигается такой предельный трафик, при котором увеличение числа процессоров приводит к нелинейному росту производительности системы, либо, как предельный случай, к её снижению по причине конфликтных ситуаций возникающих на пути доступа к ОП. Попытка технологически решить эту проблему лишь отодвигает граничный трафик. Так архитектура с синхронной шиной доступа позволяла линейно увеличивать производительность системы в пределах до 8-ми процессоров. Пакетная организация системной шины, уменьшая количество взаимных блокировок, позволяет довести количество процессоров в системе до 16-ти. Технология crossbar, т.е. когда элементы вычислительной системы коммутируются напрямую друг с другом по протоколу точка-точка, позволила довести количество процессоров до 72-х. Однако, с увеличением количества коммутируемых элементов системы происходит резкий рост сложности crossbar и, как следствие, рост цены устройства.2. Увеличение количества процессоров усложняет логическую часть вычислительной системы, которая отвечает за работу с кэшем, в частности за когерентность, что также влияет на производительность и цену системы.Примеры компьютеров с SMP архитектурой: HP 9000 (до 32 процессоров), Sun HPC 100000 (до 64 проц.), Compaq AlphaServer (до 32 проц.)^ 7. MPP архитектура. История развития. Основные принципы. Концепция, архитектура и характеристики суперкомпьютера Intel Paragon. Система с массовым паралле-лизмом. В основе лежал транспьютер – мощный универсальный процессор, особенностью которого было наличие 4 линков (коммуникационные каналы связи). Каждый линк состоит из двух частей, служащих для передачи информации в противоположных направлениях, и используется как для соединения транспьютеров между собой, так и для подключения внешних устройств. Проц-ры обмен-ся между собой данными. После передачи байта данных пославший его транспьютер ожидает получения подтверждающего сигнала, указывающего на то, что принимающий транспьютер готов к дальнейшему приему информации. Большая прикладная задача разбивается на процессы (на отдельный проц-р).MPP система нач-ся со 128 проц-в. Если число проц-в ^ Рассм. MPP систему Paragon (Intel): Таких систем было выпущено несколько сотен, причем каждая из них была не похожа на другую (кол-во проц-в, размер ОП). Для реализации использовались проц-ры i860.MRC (маршрутизатор) – набор портов, которые могут связ-ся между собой и к каждому марш-ру может подклю-ся компьютер.^ Node – процессные узлы. 3 типа: 1) вычислительные 2) сервисные (UNIX-вые возможности для разр-ки прог-м, т.е. узлы для взаим-я прогр-та). 3) узлы в/в (могут подкл-ся либо к общим ресурсам (дисковым), либо через них реал-ся интерфейс с др. сетями). ^ Схема процессорного ядра: 1) Исполни-тельный монитор (позволяет отлаживать, конролировать, записывать работу узла). 2) Проц-р прил-ий 3) ОП (32-64Mb) 4) Машины передачи данных (2 шт) Одна на прием др. на передачу. 5) проц-р сообщений (i860) 6) Контроллер сетевого инт-са (порты кот-ые выходят на MRC) 7) порт расширения, к кот-у через интерфейсные карты могли подкл-ся: 8) Интерфей в/в 9) к кот-у подкл0сь либо ЛВС либо ЖД.Число проц-ов для Paragon достигало 5000-8000.Примерами MPP систем можно упомянуть: IBM RS/6000 SP, NCR WorldMark 5100M (До 128 узлов, 4096 процессоров).^ 8. Кластерная архитектура. Проблема масштабируемости. Примеры. Современные кластеры взяли лучшее из MPP архитектуры, в частности передачусообщений между узлами, библиотеки, которые были наработаны в рамках MPP, преждевсего в численных методах и вообще всей математике. Некоторые технологии, связанныес параллелизмом, синхронизацией и т.д. По отношению к MPP кластер более гибкая архитектура, подходящая для решения произвольной параллельной задачи.Можно объединисть несколько сетей на базе SMP, осуществить зеркалирование,резервное копирование данных. Построить еще много чего и это можно назвать кластером, но, если такое объединение осуществлено для решения одной сложной задачи, то это классический кластер.Для того, чтобы построить кластер на базе 2-х серверов от DEC нужно было купить 2 контроллеров магистрали (~1500$), и программное обеспечение стоимостью 20 тыс.$. В свое время это была лучшая кластерная система, помимо системного ПО включала в себя технологию передачи сообщений для обеспечения параллельной работой. Современные кластерные системы – это 100-ни, 1000-чи и добирается до 10-ов тысячпроцессоров. Одно дело объединить просто по сети, а другой дело использовать специальную топологию. В современных кластерных системах встречается прямое соединение точка-точка каждого узла с каждым узлом, но это очень дорого и сложно, но при этом это самое быстрое. Существуют и используются специализированные сетевые протоколы для реализации кластерных систем. Это очень важно при построения конкурентно-способного кластера. SCI Myrinet FastEthernet Ситуация с масштабируемостью такая же как в SMP (билет 6), только острее, потому, что объединить тысячи процессоров – это одно, а заставить их эффективно работать – это целая «история», т.о. следует различать просто наращивание числа процессоров и реальное увеличение производительности. Нередко можно видеть такую ситуацию, как на рисунке ниже: Лтентность ms(библиотека MPI) 5.6 17 170 Пропускная способность Мб/с 400 160 12.5 Примеры:1. Кластер МГУ.В основе двухпроцессорные SMP узлы на XEON III, объединенные в сеть и имеющиесвязь с другими сетями - это кластеризация в широком смысле. Но при необходимостивсе это переконфигурируется и решается одна большая параллельная задача. Сейчассистема состоит ~ из 300 процессоров.2. Пентагоновская машина theHIVE. Используется объединение по Myrinet. ПроцессорыP-pro b XEON III.3. Машина МВС 1000.Производство Россия, она состоит из 6-ти базовых блоков по 128 процессоров (264Alpha), объединенных по протоколу Myrinet. Производительность 1012 с плав. точкой.^ 9. RISC-идеология. История, основные принципы, тенденция развития, "пострисковые" архитектуры: концепции VLIW и EPIC. RISC-архитектураОсновой архитектуры современных рабочих станций и серверов является архитектура компьютера с сокращенным набором команд (RISC). Признаки RISC: 1) Сокр-ный набор команд 2) Большинство команд должно выпо-ся за 1 такт 3) Все команды обработки оперируют только содержимым Rg 4) RISC ‘похоронил’ принцип прог-го управления CPU 5) В RISC все ком-ды имеют одинаковый формат(простой); мало способов адресации 6) RISC CPU имеют много Rg (100-200шт.) 7) Для испол-я RISC CPU нужны спец. анализ-ие компиляторы + библиотеки ф-ий для реализации ф-ий, отсутствующих в CPU.^ Структура Intel 860:1-Кэш ком-д 2-ЦП 3-блок управления шиной к кэш П 4-блок трансл. адр. 5-ППЗ + Файлы Rg (Проц-р Плав. Запятой) 6-Кэш Данных 7-блок умнож. ППЗ 8-блок суммир. ППЗ 9-граф.проц.Проц. с част. 50МГц. Проц. векторный. Пр-р с плав. т. поддер-т все скаляр-е опер-и, а к вект. конвеерн. опер-ям относ-сь опер. +,-,*,преоб. к целому. Граф. проц. вып-т 64 разр. лог-е опер-и над 8,16,32 разр. числами. Rg файлы сод-т по 32Rg с плав.т. Это полноразр-й 64 разр. проц-р. У блока 10 есть возм-ть вып-я 128 разр. арифмет-ки. Этот проц-р реал-н для: предполаг. что i860 будет испол-н в каче-е сопроц-ра при работе с плав.т.^ Модель использования i860: У i860 вся система работы с ОП была абсол-но идентична x86. ЦП (2) в i860 был 4 ступенчатый. Основное применение для i860 военное.VLIW – “очень длиное слово инструкции”. (256/512 бит). VLIW предлагает: в спец. полях ком-ы каждому устр-у предпис-я действ-е, мно-во исполнит. уст-в размещается на кристалле, каждому уст-ву ком-нд выд-ся собственое поле, внутри поля занос-ся опер-ы, уст-ся режимы конвейера и др. Загружается длинное слово, прогр-я система записывает в поля битовую комб-ю и управл-е осущ-ет прогр-я система.Нынеш. тенденции применение технологии явного параллелизма на уровне команд (EPIC) – поля жестко не припис-я конвеерам, происх-т орг-я очередей, планир-е опер-ий на нижнем кровне осущ-ся внутри кристала. В EPIC-архитектуре используется подход, базирующийся на применении команд переменной длины. Команда состоит из слогов длиной 32 разряда каждый. Число этих слогов может меняться от 2 до 16, причем данную архитектуру можно еще расширить – до 32 слогов. Любая команда всегда включает 1 слог заголовка и еще от 1 до 15 слогов, указывающих на операции, которые могут выполняться параллельно. Слог заголовка содержит информацию о структуре команды и ее длине, что облегчает дешифрацию команды переменной длины. Применение заголовка позволяет не проводить предварительного декодирования команд перед их помещением в кэш команд. Отрицательной стороной введения поля заголовка является некоторое увеличение длины команды.^ 10. Понятие конвейера. "Жадная" стратегия. Понятие MAL в теории конвейера. Конвейерная организацияОснова (начало):СловаП[Выборка ком-д][Декодир-е][Выпол-е]РезTпосл ~ Снс – время одной операции. Tконв ~ С/N, где N-число ступеней конвейера. Ограничения: 1) нет возм-ти разбить на ∞ число ступеней (физи-ки) 2) многоступ-й конвеер раб-т неэф-но в случае частого изменения задач.Явный конвеер – если вып. условия: 1) каждое выч. базовой ф-ии независимо от предыдущ. 2) вычис. Кажд. Ф-ии треб-т одной и т.ж. цепочки подф-ий. 3) подф-ии тесно связ-ы между собой вх. связан с вых. 4) времена вып-я (вычис) разл. подф-ий приблизит. равны.Конвейерное вып. ком-д на прим. опер. +:1) IFETCH – исп-ся СК и выб-ся очерная ком-а из П 2) DECODE – декодир-е ком-д 3) EAGEN – выр-ка адр. П для опер-в 4) OPER FETCH1 – выборка 1-го опер-а 5) 2-го опер. 6) EXEC – вып-е опер-ии 7) SAVE – сохран-е рез. 8) END OP – заверш. опер. (модиф. СК, выработка слово-состояния, установка флагов …)^ Таблица занятости: строки = кол-о ступеней кон. Столбцы = такты синхро-ии ступеней конв. 1 2 3 4 1 2 3 4 1 2 3 4 Инициация табл. занятости наст-ет тогда когда нач-ся вычисление кот. проследует по опред-у ею пути.Попытка инициации операций исполь-их одну и туже ступень в один и тотже период времени наз. столкновением.Операции A и B вып-ся на 3 ступ. Конвейере: A A A B B B B B A A A B B A B A A A A B B A A Латентность – временная задержка между 2 событиями.Латентность – число единиц времени раздел-х инициации одной или разл-ых табл. занятости (>= 0)Вычисление ср. L: берется среднее время вып-я некоторого кол-а операций и делется на кол-о опере-й. (может быть дробной)^ Цель стратегии диспетчеризации: (управляющей стратегии) это выраб-ка послед-ти моментов t в кот. должны вып-ся инициации или выраб-ка такой после-ти L между инициациями кот. миним-ет среднюю латентность.Стратегия кот. всегда между 2 инициациями вводит миним-ю из латентностей возможную в тек. момент времени наз. жадной. Пример A1, A2, A3 (пачка операций) 1 1 2 2 1 1 2 2 3 3 1 1 2 2 3 1 1 2 2 3 ↑ ↑ ↑ - цикл латентности по “ж” стратегии. Lср = 5.5MAL (Минимальная средняя латентность) – такая латентность которую можно достичь(теорит.) на любом из допустимых послед-й латентности.ЛЕММА: для любого конвейера со статической конфиг-й величина MAL всегда >= max числу меток в любой строке этой таблицы.