Реферат по предмету "Радиоэлектроника"


Динамические элементы памяти СБИС

Міністерство освіти i науки України
Дніпропетровський національний університет
Факультет фізики, електроніки
та комп’ютерних систем
Кафедра радіоелектроніки
РЕФЕРАТ
з дисципліни “Надвеликі інтегральнімікросхеми”
на тему “Динамічнізапам'ятовуючі пристрої НІМС”
Виконав:
ст. гр. КР-07-1с
Поляков Д. О.
Перевірив:
доц. каф. радіоелектроніки
Колбунов В. Р.
          
Дніпропетровськ – 2008
ЗМІСТ
1.Динамічні запам'ятовуючі пристрої – базова структура… …3
1.1Запам'ятовуючі елементи… …3
1.2Підсилювачі-регенератори… …6
1.3Мультиплексування шини адреси… …7
1.4Зовнішня організація і часові діаграми… …7
1.5Схема динамічного ЗП… …8
2. Динамічнізапам'ятовуючі пристрої підвищеної швидкодії……………………..11
2.1Варіант FPM… ...11
2.2Структури типу EDORAM… ...12
2.3 Структуритипу BEDORAM… ...13
2.4Структура типу MDRAM… ...13
2.5Структури типу SDRAM… ...14
2.6Структури типу RDRAM… ...17
2.7Структура DRDRAM… ...17
2.8Структура типу CDRAM… ...18
3.Регенерація даних у динамічних запам'ятовуючих пристроях………………….18
4. Порівняльні характеристики… ...21
5. Література… ...23
Динамічні запам'ятовуючі пристрої — базова структура
В динамічних запам’ятовуючих пристроях(DRAM) дані зберігаються у вигляді зарядів ємностей МОН-структур і основоюзапам’ятовуючих елементів (ЗЕ) є просто конденсатор невеликої ємності. Такий ЗЕзначно простіший тригерного, що містить 6 транзисторів, що дозволяє розміститина кристалі набагато більше ЗЕ (в 4–5 разів) і забезпечує динамічним ЗПмаксимальну ємність. У той же час конденсатор неминуче втрачає з часом свійзаряд, і зберігання даних вимагає їхньої періодичної регенерації (через кількамілісекунд).
Запам'ятовуючі елементи
Відомі конденсаторні ЗЕ різноїскладності. Останнім часом практично завжди застосовують однотранзисторні ЗЕ — лідери компактності, розміри яких настільки малі, що на їхню роботу сталивпливати навіть α-частинки, щовипромінюються елементами  корпуса  інтегральних схем (ІС).

Рис. 1.Схема і конструкція запам’ятовуючого елемента динамічного ЗП.
Електрична схема й конструкція однотранзисторного ЗЕ показані на рис. 1.Ключовий транзистор відключає запам’ятовуючий конденсатор від лініїзапису-зчитування або підключає його до неї. Стік транзистора не маєзовнішнього виводу й утворює одну з обкладок конденсатора. Іншою обкладкоюслужить підложка. Між обкладками розташований тонкий шар діелектрика — оксидукремнію Si02.
У режимі зберігання ключовий транзисторзакритий. При виборі даного ЗЕ на затвор подається напруга, що відкриваєтранзистор. Запам'ятовуюча ємність через провідний канал підключається до лініїзапису-зчитування й залежно від зарядженого або розрядженого стану ємностіпо-різному впливає на потенціал лінії запису-зчитування. При записі потенціаллінії запису-зчитування передається на конденсатор, визначаючи його стан.
Процес зчитувння стану запам'ятовуючого елемента. Фрагмент ЗП (рис. 2) показує ЗЕ, підсилювач зчитування(ПЗ) а також ключі К1 і К0 відповідно до запису одиниці й нуля. До лініїзапису-зчитування (ЛЗЗ) підключено стільки ЗЕ, скільки рядків є в запам’ятовуючійматриці. Особливе значення має ємність ЛЗЗ СЛ, у силу великоїдовжини лінії й великого числа підключених до неї транзисторів багаторазовоперевищуюча ємність ЗЕ.

 Рис.2. Фрагмент схеми динамічного ЗП.
Перед зчитуванням виробляється предзаряд ЛЗЗ. Є варіанти ЗП із предзарядомЛЗЗ до рівня напруги живлення і до рівня її половини.
Розглянемо останній варіант у силу його більшої схемної простоти. Отже,перед зчитуванням ємність СЛ заряджається до рівня UСС/2.Будемо вважати, що зберігання одиниці відповідає зарядженій ємності СЗ,а зберігання нуля – розрядженій.
При зчитуванні нуля до ЛЗЗ підключається ємність СЗ, що містила нульовийзаряд. Частина заряду

ємності СЛперетікає в ємність СЗ, і напруги на них зрівнюються. Потенціал ЛЗЗзнижується на величину ΔU, що і є сигналом, що надходить на підсилювачзчитування. При зчитуванні одиниці, навпроти, напруга на СЗстановила спочатку величину UСС і перевищувала напругу на ЛЗЗ. Припідключенні СЗ до ЛЗЗ частина заряду стікає із запам'ятовуючоїємності в СЛ і напруга на ЛЗЗ збільшується на ΔU. Графікисигналів при зчитуванні нуля й одиниці показані на рис. 3.

Рис. 3. Часові діаграми сигналів призчитуванні даних у динамічних ЗП.
Значення ΔU неважко обчислити на основі аналізукожного із процесів – зчитування нуля або зчитування одиниці. Для зчитуваннянуля справедливі наступні міркування. До вибірки ЗЕ ємність ЛЗЗ мала заряд
Q = СЛUCC/2.
Після вибірки ЗЕ цей же заряд має сумарна ємність СЛ+СЗ і можна записати наступне співвідношення:
Q = (СЛ+СЗ)(UCC/2 – ΔU).
Прирівнюючи вирази для того самого значення заряду Q, одержимоспіввідношення
СЛUCC/2 = (СЛ+ СЗ)(UCC/2 –ΔU),
з якого слідує вираз
ΔU = UCCСЗ/[2(СЗ+СЛ)] ≈ UCCСЗ/[2СЛ ].
У силу нерівності СЗ
Мірами подолання відзначених недоліків служать способи збільшення ємності СЗ(без збільшення площі ЗЕ), зменшення ємності ЛЗЗ і застосуванняпідсилювачів-регенераторів для зчитування даних.
У напрямку збільшення СЗ можна вказати розробку фірмою Сименснового діелектрика (двоокису титану ТіО2), що має діелектричнупостійну в 20 разів більшу, ніж SiО2. Це дозволяє при тій же ємностіскоротити площу ЗЕ майже в 20 разів або збільшити СЗ навіть призменшенні її площі. Є й варіанти із введенням у ЗЕ струмопідсилюючих структур,що також еквівалентно збільшенню ємності ЗЕ.
Зменшення ємності ЛЗЗ можна досягти «розірванням» цієї лінії надві половини із включенням диференціального підсилювача зчитування в розрив міжполовинами ЛЗЗ (рис. 4, а). Очевидно, що такий прийом удвічі зменшуєємність ліній, до яких підключаються запам'ятовуючі ємності, тобто вдвічізбільшує сигнал ΔU.

Рис. 4. Схема ввімкненняпідсилювача-регенератора в розрив лінії запису-зчитування динамічного ЗП (а) і варіант схемної реалізаціїпідсилювача-регенератора (б).
Підсилювачі-регенератори
Підсилювачі-регенератори будуються на основі тригерних схем. Один зможливих варіантів (рис. 4, б) оснований на введенні в схему додатковогосигналу «Підготовка» для керування навантажувальними транзисторами ТН1і ТН2. Спочатку сигнал «Підготовка» має низький рівень інавантажувальні транзистори замкнені. У цьому стані підсилювач-регенераторсприймає слабкі сигнали зчитування з ліній ЛЗЗ. Одна з половин ЛЗЗ, до якої непідключається СЗ, зберігає напругу предзаряду UСС/2,напруга на іншій половині, до якої підключається обраний ЗЕ, відхиляється віднапруги предзаряду на ΔU в ту або іншу сторону в залежності від того,зчитується одиниця або нуль. Нерівність напруг у точках А и В вноситьнесиметрію провідностей транзисторів T1 і Т2. Длязчитування й регенерації даних сигнал «Підготовка» переводиться нависокий рівень. Транзистори TН1і ТН2 відкриваються, і виникає схема тригера, що перебуває внестійкому стані, близькому до симетричного. Такий тригер у силу своїхвластивостей швидко перейде в стійкий стан, визначений початковою несиметрієюйого режиму. На виходах тригера сформуються повні напруги високого й низькогорівнів. Так як ті самі точки А и В є одночасно й входами й виходамипідсилювача-регенератора, то після свого спрацьовування він відновлює наємності СЗ повне значення зчитаного сигналу. Тим самим автоматичноздійснюється регенерація даних у ЗЕ. Стан тригера визначає також сигнали,виведені в зовнішні кола як зчитану інформацію.
Мультиплексуванняшини адреси
Особливістю динамічних ЗП є мультиплексування шини адреси. Адреса ділитьсяна дві напівадреси, одна із яких представляє собою адресу рядка, а інша адресустовпця матриці ЗЕ. Напівадреси подаються на одні й  ті самі виводи корпуса ІС по черзі. Подачаадреси рядка супроводжується відповідним стробом RAS (Row Address Strobe), аадреси стовпця — стробом CAS (Column Address Strobe). Причиноюмультиплексування адрес служить прагнення зменшити число виводів корпуса ІС ітим самим зменшити її вартість, а також та обставина, що напівадреси й сигналиRAS і CAS у деяких режимах і схемах використаються по-різному (наприклад, урежимах регенерації адреса стовпця взагалі не потрібна). Скорочення числа зовнішніхвиводів корпуса для динамічних ЗП особливо актуально, тому що вони маютьмаксимальну ємність і, отже, велику розрядність адрес. Наприклад, ЗП зорганізацією 16Мх1 має 24-розряду адресу, а мультиплексування скоротить числоадресних ліній до 12.
Зовнішняорганізація і часові діаграми
На рис. 5 показані зовнішня організація і часові діаграми динамічного ОЗП.Цикли звертання до ЗП починаються сигналом  і загаяним щодо ньогосигналом   і адреси рядків.Області байдужних значень сигналів на рисунку заштриховані.

Рис. 5. Приклад зовнішньої організації й часовихдіаграм динамічного ЗП.
Схемадинамічного ЗП
У схемі динамічного ЗП (рис. 6) один зі стовпців матриці показанийповністю, інші стовпці аналогічні йому. Ключові транзистори для простотизображення представлені кружками, як пояснено в лівому верхньому куті рисунка.Позначення блоків стандартні за винятком позначення ФТС — формувача тактуючихсигналів.
У вихідному стані (перед звертанням до ЗП) сигнал  пасивний, тобто маєвисокий рівень, що замикає ключі 1 і подає напругу UСС/2 нанапівшини запису-зчитування ЛЗЗА і ЛЗЗВ для їхпредзаряду. При звертанні до ЗП активізується сигнал  одночасно з подачею пошині адреси А першої напівадреси (адреси рядка). При цьому ключі 1 розмикаютьсяй лінії запису-зчитування ізолюються від джерела напруги UСС/2, аформувач ФТС1 виробляє пару послідовних сигналів Ф1 і Ф2. Тактуючий сигнал Ф1дозволяє завантаження регістра РгХ і роботу дешифратора ДШХ, одна з вихіднихліній якого збуджується й вибирає всі ЗЕ рядка, адреса якого зберігається врегістрі РгХ.

Рис. 6. Схема динамічного ЗП.
У розрив між секціями ЛЗЗА й ЛЗЗВ включенопідсилювач-регенератор, для якого підключення ЗЕ, що зберігає одиницю або нуль,створює дисбаланс вхідних сигналів.
Другий тактуючий сигнал Ф2 знімає сигнал «Підготовка» зпідсилювачів-регенераторів, і вони спрацьовують, формуючи у своїх точкахвходів-виходів повні рівні сигналів, що відновлює стани ЗЕ обраного рядка.
Для наступних операцій читання або запису потрібна наявність сигналу
Залежно від сигналу R/W, лінії ЛЗЗ підключаються або до вихідної шини даних(через ключ 4 при R/W = 1), або до лінії вхідних даних (через ключі 3 при R/W =0).
Для операції регенерації, що цілком проходить усередині ЗП, зв'язку іззовнішніми виводами не потрібно, тому для неї досить подачі тільки сигналу  (разом з адресамирядків, що регенеруються) і вироблення тільки тактуючих сигналів Ф1 і Ф2.
Крім режимів запису та зчитування, у динамічних ЗП іноді організуютьдодаткові режими, зокрема, режим«зчитування-модифікація-запис». У цьому режимі в одномуциклі слово зчитується й знову записується за тою ж адресою, але може бутизмінено (модифіковано). Такий режим використовується в ЗП з корекцією помилок,наприклад, із застосуванням кодів Хеммінга. У цьому випадку слово зконтрольними розрядами зчитується, перевіряється контрольною схемою і принеобхідності виправляється й знову записується за старою адресою. Тривалістьциклу режиму «зчитування-модифікація-запис» більше циклів запису йзчитування, але менше їхньої суми, тому час на корекцію вмісту ЗП скорочується.
Динамічні запам'ятовуючі пристрої підвищеної швидкодії
Сучасні мікропроцесори характеризуються високою швидкодією. Це вимагає йзбільшення швидкості роботи ОЗП, що обмінюється інформацією із процесорами.Особливо гостро це завдання постає перед розробниками динамічних ОЗП, якізавдяки максимальній інформаційній ємності й низкій вартості займають провіднемісце в складі основної пам'яті комп'ютерів.
Останнім часом запропонований ряд варіантів динамічних ОЗП підвищеноїшвидкодії. Методи, використані в цихОЗП, засновані на припущенні про групову купчастість адрес при звертаннях доОЗП. Це відповідає тенденції, що проявляється при виконанні самих різнихпрограм і ґрунтується на тім, що адреси наступних звертань до ОЗП найімовірнішерозташовані поруч із адресою поточного звертання.
ВаріантFPM
Варіант FPM (Fast Page Mode, швидкий посторінковий режим доступу)ефективний, якщо після звертання до деякого ЗЕ наступне звертання буде до ЗЕ втому ж рядку. Порівняємо таку ситуацію з більш загальною.
При читанні по довільній адресі старша напівадреса вибирає рядок, потіммолодша напівадреса вибирає стовпець у матриці ЗЕ. При цьому спочатку потрібноперезарядити шину вибірки рядка, а потім шину вибірки стовпця, щосупроводжується відповідними затримками.
При звертанні до рядка (сторінки), у всіх ЗЕ рядка проходять процеси, щовідповідають двом першим фазам повного циклу обміну (по стробу RAS), і ціелементи готові до виконання чергових фаз. При звертанні до даних у межаходнієї сторінки адреса рядка залишається незмінною, змінюються тільки адресистовпців у супроводі сигналу строба CAS. Змінює стан фактично тільки групаключів 3 і 4 (див. рис. 6). Поки не змінився номер сторінки, у циклах обмінувиключені деякі етапи, що скорочує тривалість циклів.
Часові діаграми для режиму FPM представлені на рис. 7. Видно, що часдоступу до даних при незмінності адреси рядка RAі змінах тільки адреси стовпця скорочується в порівнянні з доступом при повномуциклі (з часом доступу при першому звертанні до ЗП). Характерну пропорційністьчасів першого й наступного звертань до ЗП можна записати в такий спосіб:5-3-3-… .

Рис. 7. Часові діаграми режиму FPMдинамічних ОЗП.
Режим FPM – початок розвитку методів підвищення швидкодії динамічних ЗП. Пошвидкодії його можливості вже набагато перевищені більш пізніми розробками,проте метод FPM знаходить свою область застосування, і відповідні ЗП дотеперзаймають досить великий сектор ринку.
Додаткові засоби для організації режиму FPM прості: потрібно лишеперевіряти приналежність чергової адреси поточній сторінці (рядку), що дозволяєвиконувати цикл посторінкового режиму. У іншому разі потрібне виконаннязвичайного (повного) циклу. Розроблені ОЗП типу FPM забезпечують часи звертаннядо ЗП 30-40 нс, що допускає їхню роботу із процесорними шинами на тактовійчастоті до 33 МГц.
Структуритипу EDORAM
Структури типу EDORAM (Extended Data Out RAM, тобто ОЗП з розширенимвиводом даних) близькі до структур FPM і відрізняються від них модифікацієюпроцесу виводу даних. В EDORAM дані в підсилювачах-регенераторах не скидаютьсяпо закінченні строба
Розроблені EDORAM допускають роботу на частотах до 50 МГц. Такі ЗП одержалишироке поширення, зокрема через тісну наступність із розробленими раніше ЗПтипу FPM, заміна яких на EDORAM вимагає лише невеликих змін у схемі йсинхросигналах ЗП.
Структуритипу BEDORAM
У структурі типу BEDORAM (Burst EDORAM, тобто з пакетним розширенимдоступом) міститься додатково лічильник адрес стовпців. При звертанні до групислів (пакету) адреса стовпця формується звичайним способом тільки на початкупакетного циклу. Для наступних передач адреси утворюються швидко за допомогоюінкрементування лічильника. Характерна пропорційність часів першого йнаступного звертань 5-1-1-1 (мається на увазі часто застосовуваний варіант іздовжиною пакета, що рівна 4). Пам'ять типу BEDORAM не одержала широкого поширеннячерез появу сильного конкурента — синхронних DRAM (SDRAM), у яких не тількидосягається пропорційність часів звертання 5-1-1-1, але й самі часи істотноскорочуються.
Структуратипу MDRAM
У структурах MDRAM (Multibank DRAM, багатобанкові ОЗП) пам'ять ділиться начастині (банки). Звертання до банків почергове, чим виключається очікуванняперезаряду шин. Поки зчитуються дані з одного банку, інші мають час напідготовку, після якої з'являється можливість звертання до них без додатковогоочікування. При порушенні черговості й повторному звертанні до того ж банкувиконується повний цикл звертання до пам'яті. Чим більше банків, тим менше будеповторних послідовних звертань у той самий банк.
Так як процесор найчастіше зчитує дані по послідовних адресах, то ефектприскорення роботи ЗП досягається вже при поділі пам'яті всього на два блоки, асаме на один з непарними адресами, іншої — з парними. Банки ЗП типу MDRAMможуть будуватися на звичайних DRAM без будь-яких схемних змін.
Структуритипу SDRAM
Хоча перехід від базової структури DRAM до архітектури FPM і EDORAMпідвищив швидкодію пам'яті, цього виявилося недостатньо для сучаснихкомп'ютерів і графічних систем. Пам'ять типу SDRAM (Synchronous DRAM) зайнялазараз важливе місце як швидкодіюча пам'ять із високою пропускною здатністю.
В SDRAM синхросигнали пам'яті тісно пов'язані з тактовою частотою системи,у них використовується конвеєризація тракту просування інформації, можезастосовуватися багатобанкова структура пам'яті і ін.
Синхронні DRAM були запропоновані в 1994 р. як двобанкові системи ізтриступінчастим конвеєром, що мали пропускну здатність 250 Мбайт/с. Ці ЗПпрацювали на частоті 125 МГц при UСС = 3,3 В ітопологічній нормі 0,5 мкм. Причому площа кристала (113,7 мм2)практично не відрізнялася від площі кристалів звичайних DRAM тієї ж ємності.
Для більш докладного ознайомлення з пам'яттю типу SDRAM розглянемо загальнепитання про конвеєризації трактівобробки інформації. Сутність конвеєризації полягає в розбивцітрактів обробки інформації на ділянки. На рис. 8 показаний тракт обробки даних,що містить вхідний і вихідний регістри й логічну схему між ними. Виходячи зтези про можливості подачі нових вхідних даних тільки після закінчення обробкистарих, одержимо мінімальний період тактових імпульсів для цієї схеми:
Tmin = tpr + tкл + tSU ,
де tpr — затримкавхідного регістра на шляху «такт-вихід»; tкл — затримкасигналу в комбінаційній ланці (логічній схемі); tSU — часпередвстановки вихідного регістра.
Зменшення Tmin, тобто підвищення частоти тактових імпульсів,можна домогтися зниженням tкл шляхом розщеплення логічної схеми наділянки, розділені регістрами (рис. 8, б).Якщо логічна схема розщеплюється по глибині рівно навпіл, то нове значеннямінімального періоду тактових імпульсів визначиться тим же співвідношенням, щой для схеми, показаної на рис. 8, а, однак чисельне значення затримки логічноїсхеми потрібно буде зменшити вдвічі.

Рис. 8. Вихідний (а) і конвеєризований (б)тракти обробки інформації.
Застосування конвеєра збільшує потік інформації від входу до виходу заодиницю часу, хоча, у той же час, одиниця інформації проходить від входу довиходу за більший час, чим у схемі без конвеєризації.
У мікросхемах SDRAM зовнішні керуючі сигнали фіксуються позитивнимифронтами тактових імпульсів і використаються для генерації команд, що керуютьпроцесами в ЗП. Команда ACT (Active) пов'язана з вибором рядка по відповіднійадресі. Команда RED (Read) визначає адресу першого стовпця для читання даних.Команда PRE (Precharge) пов'язана з етапом предзарядження шин.
Перше слово після формування адреси з'являється із запізненням на кількатактів (Access Latency). Час доступу при цьому «звичайний», тобто такий,який би він був в стандартному ЗП. Адреси наступних слів формуються внутрішнімлічильником, і слова з'являються в кожному такті (рис. 9, а). Щоб прискорити темп появислів, у пакеті організується триступінчастий конвеєр (рис. 9, 6). Роботу конвеєра можнавизначити як паралельне функціонування послідовно активізованих блоків.Відповідно до керування тактами кожний сегмент схеми стовпця працює в паралельіз іншими (рис. 9, в).
В мікросхемах SDRAM передбачають можливість регулювання запізнюванняпершого доступу з метою пристосування пам'яті до частотних вимог системи йдовжини пакета, у якому слова читаються або записуються в кожному такті післявсього однієї команди.

Рис. 9. Часові діаграми (а), триступінчастий конвеєр (б)і часові співвідношення обробки інформації (в)для синхронних динамічних ОЗП.
До достоїнств SDRAM відноситься відсутність великих проблем з узгодженнямвзаємного положення в часі вхідних сигналів, що в деяких випадках може бутискладним. Тут же стан полегшується, тому що вхідні сигнали фіксуються (заклацуються)фронтами тактових імпульсів, що жорстко задають моменти їхньої появи йзникнення. В SDRAM легко реалізуються й багатобанкові системи пам'яті на одномукристалі.
Структуритипу RDRAM
Мікросхеми названі по імені фірми-розробника – Rambus (RDRAM – RambusDRAM). Вони представляють собою байт-послідовну пам'ять із дуже високим темпомпередачі байтів. Основними нововведеннями архітектурного плану є синхронізація обома фронтами тактовихімпульсів і спеціальний новий інтерфейс Rambus Channel. Синхронізаціяпринципово подібна із застосовуваною в SDRAM.
У першій розробці при частоті тактових імпульсів 250 МГц отриманий темппередачі байтів 500 МГц (2 нс/байт). Надалі частота ще підвищилася в 1,5...3рази.
Інтерфейс Rambus Channel має всього 13 сигнальних ліній, що значно менше,ніж у традиційних мікросхем пам'яті. В інтерфейсі немає спеціалізованихадресних ліній. Замість звичайної адресації по інтерфейсі посилають пакети, щовключають у себе команди й адреси. Спочатку посилається пакет запитів, на якийпам'ять відповідає пакетом підтвердження, після чого йде пакет даних. Черезтакий процес перший доступ до даних виявляється сильно запізнілим. У першійрозробці запізнювання становило 128 нс. Тому при читанні окремих слів RDRAMзовсім неефективна. Середня частота передачі байтів залежить від довжини пакетаданих. При обміні пакетами по 256 байт середня частота буде 400 МГц (до 2 нсдодається 0,5 нс на байт), при пакетах по 64 байта — 250 МГц і т.д.
RDRAM ідеально підходить для графічних і мультимедийных додатків з типовимдля них процесом — швидкою видачею довгої послідовності слів для формуваннязображення на екрані або подібних із цим завдань.
СтруктураDRDRAM
Це близький родич RDRAM, називаний Direct RDRAM (DRDRAM). У цьому різновидіархітектури RDRAM подоланий такий фактор, як великий час запізнювання припершому доступі до даних. Природно, це розширило область використання DRDRAM.
Сьогодні в області швидкодіючих DRAM домінують синхронні (SDRAM). Длянекомп'ютерних застосувань, що вимагають більших ємностей пам'яті, ця ситуаціяможе зберегтися на багато років. У комп'ютерних схемах DRDRAM представляєтьсясильною альтернативою. Маючи часи першого доступу, такі ж як в SDRAM, DRDRAM недеградують по швидкості при довільних завертаннях більше, ніж звичайнісинхронні DRAM. Пропускна ж здатність у них продовжує збільшуватися. Ємікросхеми DRDRAM з 16-розрядним інтерфейсом (первісні варіанти RDRAM риси8-розрядні). При роботі на тактовій частоті 400 МГц і схемотехніці DDR (DoubleData Rate), що передбачає тактування процесів обома фронтами імпульсів, такіDRDRAM дають пропускну здатність (Bandwidth) усередині пакета 1,6 Гбайт/с.
Можна сказати, що в споконвічній гонці із процесорами ЗП вперше здоганяючих, стали випереджальними, оскільки цифру 1,6 Гбайт/с зараз навряд чиможна використати в системах.
Структуратипу CDRAM
У структурах CDRAM (Cached DRAM, кешована DRAM) на одному кристалі з DRAMрозміщена статична кеш-пам'ять (кеш першого рівня). При цьому кэш забезпечуєшвидкий обмін із процесором, якщо інформація перебуває в кеші, а також швидкевідновлення свого вмісту. Остання можливість пов'язана з тим, що розміщення кешуна одному кристалі з DRAM робить зв'язки між ними внутрішніми (реалізованимиусередині кристала), а в цьому випадку розрядність шин може бути великою іобмін може відбуватися більшими блоками даних. Наприклад, в CDRAM фірми Ramtronзастосована 2048-розрядна шина для відновлення вмісту кешу.
Як синонім позначення CDRAM іноді використається позначення EDRAM (EnhancedDRAM). Кешування, як і завжди, ефективно при виконанні програм, для якихпромахи відносно кэшу досить рідкі.
Регенераціяданих у динамічних запам'ятовувальних пристроях
Щоб уникнути втрати інформації динамічні ЗП мають потребу в постійнійрегенерації. Без відновлення інформація у вигляді зарядів конденсаторів можезберігатися тільки протягом декількох мілісекунд (у сучасних ІС це інтервал від1 до 15 мс).
Традиційним режимом регенерації є режим рядкової регенерації шляхомздійснення циклів читання по всіх рядках матриці ЗЕ. При цьому процес несупроводжується видачею даних на вихідні буфери, а цілком проходить усерединіЗП. Використаються тільки адреси рядків, а адреси стовпців не потрібні.
Якщо тривалість циклу читання tCY, а число рядків матриці ЗП Nр,то на регенерацію даних буде потрібний час tрег = tCYNр. Відносні втрати часуна регенерацію складуть величину
τрег = (tрег/Трег)
де Трег — періодповторення операції регенерації.
Наприклад, у ЗП ємністю 1 Мбіт з організацією 1Mx1, для якого тривалістьциклу читання дорівнює 100 нс, а період регенерації становить 5 мс, втрати часуна регенерацію складуть
τрег = (100∙10-9∙210/5∙10-3)∙100% = 2%
(210 = 1024 – число рядків у квадратній матриці, щомістить 1М запам'ятовуючих елементів).
Приклад структури контролера регенерації, що управляє цим процесом,наведений на рис. 10. Модуль пам'яті складений з однорозрядних мікросхем, числояких дорівнює розрядності збережених у ЗП слів. Щодо вхідних сигналів всімікросхеми включені паралельно. У робочому режимі модулем управляє процесор, урежимі регенерації — контролер. У робочому режимі тригери Т1 і Т2 скинуті.Нульове значення виходу Т2 скидає лічильник CTR, блокує передачу через елементІ-ЧИ строба RASpег і по адресному вході А мультиплексора MUX2забезпечує передачу на вихід цього мультиплексора адрес від мультиплексораMUX1.

Рис. 10. Схема контролера динамічного ОЗП.
При цьому модуль пам'яті одержує сигнали  і  і
Генератор G безперервно генерує послідовність імпульсів, період слідуванняяких дорівнює тривалості циклу читання ЗП. Дільник частоти ДЧ знижує частотуімпульсів генератора так, що на його виході період повторення імпульсів будедорівнювати періоду регенерації Трег (складе кілька мілісекунд).Таким чином, з періодом Трег, на виході ДЧ з'являється імпульс, щозмушує тригер Т1 прийняти одиничний стан і ініціювати режим регенерації.Одиничне значення сигналу HOLD є сигналом запиту на керування пам'яттю з бокуконтролера. Цей сигнал надходить на відповідний вхід процесора. Процесор неможе зупинитися миттєво, тому що для переривання виконуваної їм програмипотрібні певні операції. Зробивши ці операції, процесор виробляє сигнал HLDA,що дозволяє перехід до операції регенерації ЗП. Сигнал HLDA установлює тригерТ2, у результаті чого блокується передача стробів  і  на модуль пам'яті,дозволяється передача на вхід  per, мультиплексор MUX2 перемикається на передачуадрес із лічильника CTR на адресний вхід ЗП. Одночасно із цим тригер Т2 знімаєсигнал асинхронного скидання із входу  лічильника, і вінпочинає перебирати адреси рядків від нульового до максимального (конкретно впоказаній схемі таких адрес 64). Поява імпульсу переповнення лічильника скидаєтригер Т1, позначаючи цим закінчення операції регенерації й знімаючи сигналHOLD. У відповідь процесор знімає сигнал HLDA, після чого черговий імпульсгенератора скидає Т2, повертаючи схему в робочий режим.
Останнім часом розроблені сполучені контролери кеш-пам'яті й динамічних ЗП.У деяких ЗП схеми регенерації даних реалізовані на самому кристалі пам'яті, івід розроблювача не потрібно спеціальних заходів щодо організації цьогопроцесу. Такі ЗП називають квазістатичними.
Порівняльні характеристики
Порівняльні характеристики ЗП різних типів у координатах «максимальнаємність – швидкодія» показані на рис. 11, а, б. На рис. 11, а наведеніпараметри деяких вітчизняних мікросхем, на рис. 11, б – закордоннихоперативних ЗП, для яких у зв'язку з пакетними режимами доступу характернимпараметром швидкодії є тактова частота. З цілком зрозумілих причин, наводятьсяданні для порівняно застарілих на даний час мікросхем. Для деяких із цих ЗП вдужках наведені часи доступу.

Рис. 11. Параметри інформаційної ємності й швидкодії вітчизняних (а) і закордонних (б) запам'ятовуючих пристроїв.
Література
1.    Гершунский Б.С. – Основы электроники и микроэлектроники – К.: Вища шк.,1987. –424 с.
2.    Угрюмов Е. П. – Цифровая схемотехника – Cанкт-Петербург,2004. – 528 с.
3.    ШилоВ. Л. – Популярные цифровые микросхемы. – М.: Ягуар, 1993. –63 с.: ил.
4.    Internet:Всё о компьютерах[Електронний ресурс] – М.:[200-?]. –Режим доступу:www.whatis.ru/hard/mem.shtmlвільний.–Заголовокз екрану.


Не сдавайте скачаную работу преподавателю!
Данный реферат Вы можете использовать для подготовки курсовых проектов.

Поделись с друзьями, за репост + 100 мильонов к студенческой карме :

Пишем реферат самостоятельно:
! Как писать рефераты
Практические рекомендации по написанию студенческих рефератов.
! План реферата Краткий список разделов, отражающий структура и порядок работы над будующим рефератом.
! Введение реферата Вводная часть работы, в которой отражается цель и обозначается список задач.
! Заключение реферата В заключении подводятся итоги, описывается была ли достигнута поставленная цель, каковы результаты.
! Оформление рефератов Методические рекомендации по грамотному оформлению работы по ГОСТ.

Читайте также:
Виды рефератов Какими бывают рефераты по своему назначению и структуре.