Синтез логических схем

Синтез логических схем дляхранения и переработки информации.Задача 1Регистр на 10 разрядов.Использовать триггеры типа D.РешениеРегистры представляют собой узлыцифровых систем, предназначенные для записи и хранения двоичных кодов.Например Если необходимо сложить два числа А и В, то необходима ихпредварительная запись в два регистра.

Т. к. Схема регистра должнахранить двоичные цифры, а триггер предназначен для записи и хранения 0 или 1,то схема регистра должна содержать столько триггеров, сколько двоичных цифрнеобходимо хранить. Обычно регистры строят, используя триггеры типа D.В качестве примера представимструктуру регистра, предназначенного для записи и хранения 4- х разрядныхдвоичных чисел.В представленной схеме выходы Q3,Q2, Q1, Q0 являются прямыми выходами регистра, в то время как

необязательныевыходы Q3, Q2, Q1, Q0 являются инверсными выходами регистра.Для реализаций операций сдвигавлево вправо могут использоваться либо мультиплексоры, либо регистры. Регистр,способный сдвигать данные в обоих направлениях, называется реверсивнымсдвигающим регистром РСР .Синтез РСР.Выполним синтез РСР на триггерахтипа D.Составим таблицу, в которойотразим текущее и следующее состояние каждого из триггеров регистра.

При этомбудем полагать, что регистр 3- х разрядный. Так как регистр должен сдвигатьлибо влево, либо вправо, то в этой таблице следует в отдельном столбцезаписывать значение специального управляющего сигнала SL R. Кроме того, таблицабудет содержать значения, которые нужно подавать на входы D каждого из триггеровпри переходе от текущего состояния в следующее состояние. SL R t t 1 D2 D1 D0 Q2 Q1 Q0 Q2 Q1 Q0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 0 1 0 0 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 1 0 0 1 0 0 0 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1

Заполним диаграмму Вейча-Карно стем, чтобы получить логические выражения для D2 , D1 , D0. OO O1 11 1O OO O1 11 1O OO O1 11 1O OO 1 1 OO 1 1 OO O1 1 1 O1 1 1 O1 11 11 1 1 1 1 11 1 1 1O 1O 1O 1 1 D2 SL R Q1 D1 SL R Q0 SL R Q2D0 SL R Q1 По полученным логическимвыражениям синтезируем схему регистра.На основе полученных логическихвыражений и синтезированной схемы можно получить логическое выражение

и схемудля i-го триггера.Di SL R Qi - 1SL R Qi 1На основе полученного выраженияможно построить схему заданного регистра.Задача 2Синтез асинхронного двоичногосч тчика, выполняющего прямой сч т, с модулем сч та равным 26, используятриггеры типа D.РешениеСамыми простыми двоичнымисч тчиками являются асинхронные двоичные сч тчики АДС .Пусть к 3, тогда АДС сМ 2 3 будет выглядеть Представленная схема являетсясхемой АДС, обеспечивающего суммирование входных импульсов с прымым сч

том .Представленная временнаядиаграмма поясняет работу асинхронного 3-х разрядного сч тчика. Таблицапереходов для прямого сч та записывается так 111Младший триггер сч тчикасрабатывает по срезу входных импульсов на линии clk. Как видно из диаграммысостояние на выходе младшего триггера меняется после каждого среза входныхсинхроимпульсов. Так как средний триггер синхронизируется прямым выходомсоседнего младшего триггера, то состояние на

его выходе будет менятся приформировании среза на выходе Q0 .Так же как и на Q2 .Преимуществом этой схемы являетсяпростота структуры,наряду с этим есть огромный недостаток с ростомразрядности, то есть числа триггеров сч тчика, возрастает суммарная задержкасрабатывания самого старшего триггера сч тчика, что означает необходимостьуменшения частоты входных синхроимпульсов. Иначе говоря, в АДС невозможнообеспечить высокие рабочие частоты.

Есливход синхронизации соседнего старшего триггера пдключить к обратному выходусоседнего триггера, то сч тчик станет вычитающим. В этом случае говорят,чтоимеет место обратный сч т. Осуществимсинтез заданного АДС Определим количество триггеровlog5.Перевед м число 26 из десятичнойсистемы счисления в двоичную 262 110102 .Изобразим схему заданного АДС Задача 3Синтез синхронного двоичногосч тчика, выполняющего обратный сч т, с модулем сч та равным 14,

используятриггеры типа JK и логику И-НЕ.РешениеИспользуем триггеры типа JK.Определим количество триггеров.M log4Строится таблица переходовсч тчика. При этом ипсользуется таблица переходов соответствующего триггера. Qt Qt 1 J K 0 0 0 0 1 1 1 0 1 1 1 0 Для сч тчика с к 14 таблицапереходов будет выглядеть следующим образом Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0

K1 Строим диаграмму Вейча-Карно дляфункции управления J и K каждого из триггеров, используя таблицу переходовсч тчика.По диаграммам выполнимминимизацию соответствующих функций, то есть получаем минимальные дизъюнктивныенормальные формы для всех сигналов J и K. OO O1 11 1O OO O1 11 1O

OO O1 11 1O OO O1 11 1O OO 1 OO OO 1 OO O1 O1 O1 O1 1 11 11 1 11 11 1 1 1 1O 1O 1 1 1O 1 1O J3 Q2 Q1 Q0 K3 Q2 Q1 Q0 Q1 Q0 J2 Q1 Q0 K2 Q1 Q0 Q3 Q1 OO O1 11 1O OO O1 11 1O OO O1 11 1O OO O1 11 1O OO OO 1 OO 1 1 OO 1 1 O1 1 O1 1 O1 1 1 O1 1 1 11 1 11 1 1 11 1 11 1 1 1O 1 1O 1 1O 1 1 1O 1 1 J1 Q3 Q0 Q2 Q0 K1 Q0 Q3 Q2 J0 Q1 Q3 Q3 Q2 K0 1 По полученным выражениям можнопостроить схему заданного

сч тчика Задача 4Синтез последовательноговосьмиразрядного сумматора.РешениеПри сложении двоичных чисел науровне I-го разряда необходимо учитывать двоичные цифры ai и bi,а также возможный перенос из соседнего младшего разряда. Элементарноеустройство, выполняющее суммирование указанных двоичных цифр называется полнымодноразрядным двоичным сумматором ПОДС . Синтез ПОДС выполняется классическим пут м, тоесть начинается с таблицы истинности.

Функции, описывающие выходы Siи Ci зависят от 3-х переменных ai, bi и ci поэтому таблица истинности будет выглядеть следующим образом ai bi Ci-1 Si Ci OO O1 11 1O 0 0 0 0 0 O 1 1 0 1 0 1 0 1 1 1 1 0 0 1 0 1 1 0 0 1 Si ai bi Ci-1 ai bi Ci-1 ai bi Ci-1 ai bi Ci-1 0 0 1 1 0 0 1 1 0 1 OO O1 11 1O 1 0 1 0 1 O 1 1 1 1 1 1 1 1 1 1 Ci ai bi

Ci-1 bi ai Ci-1 Логическая схема ПОДС в базисеИ-ИЛИ-НЕ будет выглядеть следующим образом В общем случае нам необходимоскладывать n-разрядные двоичные числа. Для сложения таких чисел необходимовзять n ПОДС. Структураn-разрядного двоичного сумматора называется сумматором с последовательнымраспределением переноса. Преимуществомтакого сумматора является простота и низкая стоимость схемы.

Недостаткомявляется его низкое быстродействие, то есть большое время суммирования двоичныхчисел. Легкозаметить, что время суммирования двоичных чисел на таком сумматоре возрастает сростом разрядности складываемых чисел. Еслитребуется быстрое суммирование двоичных чисел независимо от их разрядности,используют схему сумматора, в которой реализуется так называемый ускоренныйперенос. В таком сумматоре, наряду с одноразрядными двоичными сумматорами,используется специальная схема ускоренного

переноса. При этом одноразрядныесумматоры складывают двоичные цифры исходных чисел с уч том переносоввырабатываемых схемой ускоренного переноса. Так как подобная схема вычисляетвсе переносы одновременно параллельно , то при суммировании чисел неприходится ждать последовательной генерации требуемых переносов. Набазе полученной схемы одноразрядного двоичного сумматора можно построитьзаданный сумматор. При этом нужно осуществлять загрузку двух восьмиразрядныхчисел, а также сдвиг результата вправо.

Такимобразом схема заданного сумматора будет выглядеть следующим образом