Вычислительное устройство. Изменение знака и деление чисел

Вычислительное устройство, выполняющее операцииизменения знака числа и деление чисел.Числапредставлены в формате с плавающей точкой с разрядностью 1. Описаниеструктурной схемы устройства с ее обоснованиемСтруктурнаясхема устройства представлена на рисунке 1. Она состоит из двух частей.Первая часть схемы, в состав которой входят регистры Ao и Bo и сумматор,предназначена для работы с порядками чисел.

Вторая часть схемы, состоящая изрегистров Am, Bm и Z,мультиплексора, сумматора и компаратора предназначена для работы с мантиссамичисел.Привыполнении операции деления используется два числа - A делимое и B делитель . Число A хранится в регистрах Ao и Amсоответственно порядок и мантисса. Число B хранится в регистрах

Bo и Bmсоответственно порядок и мантисса.Вначале работы делимое A заносится врегистры мантисса в регистр Am спомощью сигнала Y3, порядок в регистр Ao - Y4, аделитель B мантисса в регистр Bm Y5 ,порядок в регистр Bo Y6 . Мантисса делимого A сдвигается влево путем косой передачи из регистра

Am в сумматор. Делитель B поступает в сумматор SM из регистра Bm в прямом или обратном кодах Y9 . Дополнительный код делимого образуется в SM за счет подсуммирования обратного кода делимого B сигналом 1SM Y10 .Цифрычастного Zi, определяемые по знаку частичных остатков в регистре Am, фиксируются в регистре Z путемпоследовательного занесения их в младший разряд регистра

Z Y7 исдвига содержимого регистра Z Y8 .Порядокчастного определяется вычитанием порядков на SM путем подачи обратного значения порядка делителя изрегистраBo и фиксации результата врегистре Bo.Привыполнении операции изменения знака используется одно число.Число записывается в регистр Bm Y5 иподается на сумматор SM в обратномкоде Y9 и записывается в регистр Am Y3 с предварительным подсумированием единицы в сумматоре

Y10 .Рисунок 12.Блок-схемавыполнения операций представлена на рисунке 2.Вначале работы гасится выходная готовность Y14 и проверяется входная готовность P1 . После получения сигнала входной готовностиобнуляются регистры A o и Am Y0 , Bo и Bm Y1 и Z Y2 . Далеепроверяется код операции P2 дляопределения дальнейших действий.Операция изменения знака числа - ветвь один.

Записываемисходное число в регистр Bm Y5 . Передаем на SM его обратный код с подсуммированием единицы младшегоразряда Y10 . Данные с SM записываем в регистр Am Y3 .После этого устанавливаем выходную готовность Y13 и заканчиваем работу.Операция деления чисел -ветвь два.Производимзапись мантиссы делимого в регистр Am Y3 , порядка делимого в регистр

Ao Y4 и мантиссы и порядка делителя в регистр Bm Y5 и Bo Y6 соответственно. Вычисляем разность порядков чиселпутем сложения первого порядка с обратным кодом второго Y11 и сохраняем результат в регистре Bo Y6 . Проверяем равенство делителя нулю P3 . Если делитель равен нулю, то сигнализируем об ошибкеаргументов и устанавливаем выходную готовность Y13 . Если делитель не равен нулю,тогда деление возможно и начинается

цикл поразрядного получения мантиссычастного. На SM передается сдвинутое косойпередачей в сторону старших разрядов делимое и обратный код делителя Y9 с подсуммированием единицы младшего разряда Y10 .С выхода SM частичный остаток заносится врегистр Am Y3 . Цифра модуля частного вычисляется как сумма помодулю два знаковых разрядов частичного остатка и делителя и заносится впредварительно сдвинутый на один разряд влево

Y8 регистр Z Y7 . Проверяем счетчик чисел P4 . Если он не равен нулю, продолжаем цикл по определению разрядовчастного. Если счетчик равен нулю, то мы определили все разряды частного, ипереходим к нормализации результата. Если число не нормализовано P6 , то производим сдвиг Z в сторону старших разрядов Y8 и уменьшение порядка Y12 . После нормализации числа устанавливаем выходнуюготовность и заканчиваем работу.

Дляреализации устройства используется управляющий автомат с выделенной адреснойпамятью, его схема изображена на рисунке 3, в таблице 1 представлены состоянияего переходов, в таблице 2 управляющие сигналы и в таблице 4 описаны префиксныефункции.Рисунок 2 ПЗУ А Адреса памяти Условия переходов Код ПФ Адреса переходов 0 0 0 1 1 0 P1 1 1 P1 2 2 0 P2 4 1 P2 3 3 0 0 10 4 0 P3 8 1 P3 12 5 0

P4 6 1 P4 10 6 0 P5 7 1 P5 8 7 0 0 9 8 0 0 9 9 0 0 5 10 0 P6 11 1 P0 Таблица 1 Y0 Обнуление регистров Ao и Am Y1 Обнуление регистров Bo и Bm Y2 Обнуление регистра Z Y3 Запись в регистр Am Y4 Запись в регистр Ao Y5 Запись в регистр Bm Y6 Запись в регистр Ao Y7 Запись разряда частного в регистр

Z Y8 Сдвиг регистра Z в сторону старших разрядов Y9 Выбор операции в сумматоре Y10 Подсуммирование 1 в сумматоре Y11 Разность порядков Y12 Уменьшение порядка частного в регистре Bo Y13 Установка выходной готовности Y14 Гашение выходной готовности Таблица 2Рисунок 3 Функция Значение P1 Входная готовность

P2 Код операции P3 Признак равенства 0 делителя P4 Конец деления P5 Знак числа в регистре Am P6 Признак нормализации P7 Знак числа в регистре Bm Таблица 3Нарисунке 4 представлена связь управляющего автомата с операционным автоматом.Рисунок 43. Числовыетестовые примеры выполнения операций с пояснениямиПустьX 11010111 23, Y 22. Вседействия выполняются в устройстве в следующей последовательности 0.1101111

Прямой код делимого Частное X Y 11 Дополнительный код делителя 00 Остаток положительный 00 Остаток сдвинут влево на один разряд 11 Дополнительный код делителя 11 Остаток отрицательный 11 Остаток сдвинут влево на один разряд 01 Прямой код делителя 00 Остаток отрицательный 01 Остаток сдвинут влево на один разряд 0.1101

Прямой код делителя 1.0110 Остаток отрицательный 1000 0.1101 Остаток сдвинут влево на один разряд 0.1101 Прямой код делителя 1.1010 Остаток отрицательный 10000 Одновременновычисляется порядок частного следующим образом pc px- py 0.011 - 0.010 0.0014. Описание функциональной схемы устройства.Функциональнаясхема устройства представлена на рисунке 5.Функциональнаясхема реализует схему работы

с мантиссами. Используемыймультиплексор 2 1 на вход которого подается число в прямом идополнительном коде и в зависимости от ситуации выбирается одно из двух чисел.В процессе работы осуществляется контроль делителя на равенство нулю, поэтомуиспользуемый мультиплексор должен иметь стробируемый вход.Сумматорскладывает числа, которые пришли с выхода мультиплексора и регистра Am, результат переписывается в регистр Am,который запоминает это число, сдвигает его влево в сторону

старших разрядов иснова передает его на сумматор.Также старший разряд регистра подается на результирующий последовательнопараллельный регистр Z, в котором происходитнакопление результата. После определение результата, полученное число надонормализовать и поэтому результирующий регистр кроме последовательного входа ипараллельного вывода должен осуществлять сдвиг числа влево в сторону старшихразрядов.Рисунок 55. Краткое описаниепринципиальной схемыПринципиальнаясхема устройства представлена на рисунке 6.Двачисла

поступают на сумматор, который их суммирует и передает результат нарегистр. В качестве сумматора используется микросхема К555ИМ6, а в качестверегистра К155ИР13 и К555ИР11 которые отличаются только разрядностью. Старшийразряд регистра поступает на вход результирующего последовательно параллельного регистра, в котором накапливается результат. В данной схеме вкачестве результирующего регистра используется микросхема

К531ИР24. Рисунок 6