Министерство образования республикиБеларусь.
Белорусский ГосударственныйУниверситет
Информатики и РадиоэлектроникиКафедра ЭВМПояснительная запискак курсовому проектуПо курсу: «Вычислительные комплексысистемы и сети»
На тему: «Многопроцессорныйвычислительный комплекс»
Выполнил:
ст. гр. 650502
Курганович И.В.
Проверил:
Жеребятьев В.И.
Минск 2000г.
Задание к курсовому проекту
Разработать схемумногопроцессорного вычислительного комплекса с многовходовыми ОЗУ.
Исходныеданные:
тип микропроцессора –80386;
количествомикропроцессоров – 2;
объем ОЗУ – 640 кб;
объем ПЗУ – 256 кб;
количество параллельныхПУ – 2;
количество последовательныхПУ – 2.
В схеме должнабыть предусмотрена возможность подключения внешних запоминающих устройств.
Содержание:
Введение
1. Разработка структурной схемы
2. Разработка функциональной схемы
3. Выбор и обоснование элементов
4. Разработка принципиальной схемы
Заключение
Литература
Введение
Вычислительнаятехника в своем развитии по пути повышения быстродействия ЭВМ приблизилась кфизическим пределам, которые обусловлены ограниченной скоростью распространениясигналов в линиях, связывающих элементы и узлы машины. В этих условияхтребования практики (сложные физико-технические расчеты, метеорологическиерасчеты, многомерные экономико-математические модели и другие задачи) подальнейшему повышению быстродействия ЭВМ могут быть удовлетворены только путемраспространения принципа параллелизма на сами устройства обработки информации исоздания многомашинных и мультипроцессорных вычислительных систем. Такиесистемы позволяют производить распараллеливание во времени выполнение программыили параллельное выполнение нескольких программ (задач).
В настоящее времяисключительное важное значение приобрела проблема обеспечения высокойнадежности и готовности вычислительных систем, работающих в составе различныхАСУ и АСУ ТП, в особенности, при работе в режиме реального времени. Этапроблема решается на основе использования принципа избыточности, который такжедиктует построение многопроцессорных и многомашинных систем.
Различие понятиймногомашинной и мультипроцессорной системой заключается в следующем. Многомашиннаявычислительная система содержит несколько ЭВМ, каждая из которых имеет своюоперативную память и работает под управлением своей операционной системы, атакже средства обмена информацией между машинами. Реализация обмена информациейпроисходит в конечном счете за счет взаимодействия операционных систем машинмежду собой. Это ухудшает динамические характеристики процессов межмашинногообмена данными. Но применение многомашинных систем позволяет повыситьнадежность вычислительных комплексов. Однако можно заметить, что при этомоборудование комплекса недостаточно эффективно используется для этой цели. Вмногомашинной системе достаточно в каждой ЭВМ выйти из строя по одномуустройству (даже разных типов), как вся система становится неработоспособной.
Этих недостатков лишенымультипроцессорные системы. В таких системах процессоры обретают статус рядовыхагрегатов вычислительной системы, которые подобно другим агрегатам, таким какмодули памяти, каналы, периферийные устройства, включаются в состав системы в нужномколичестве.
Вычислительная системаназывается мультипроцессорной, если она содержит несколько процессоров,работающих с общей оперативной памятью и, быть может, с общими внешнимизапоминающими устройствами, и управляется одной общей операционной системой.
В мультипроцессорнойсистеме достигается более быстрая, чем в многомашинных системах, реакция наситуации, возникающие внутри системы и в ее внешней среде, и более высокаянадежность и живучесть, так как система сохраняет работоспособность, пока работоспособныхотя бы по одному модулю каждого типа устройств. На основе многопроцессорностии модульного принципа построения других устройств системы возможно созданиесистем повышенной живучести за счет автоматической перестройки структуры(автоматической реконфигурации) при отказах в отдельных агрегатах, в том числев процессорах. Многомашинные и многопроцессорные системы могут быть однороднымии неоднородными. Однородные системы содержат однотипные ЭВМ или процессоры.
Неоднородныемногомашинные системы состоят из ЭВМ различного типа, а в неоднородныхмультипроцессорных системах используются различные специализированныепроцессоры, например, процессоры для операций с плавающей запятой, дляобработки десятичных чисел, процессор, реализующий функции операционной системыи другие. Принципы организации мультипроцессорных систем сильно отличаются взависимости от их назначения. Поэтому целесообразно подразделять их на двакласса:
1.мультипроцессорные вычислительныесистемы, ориентированные на повышение производительности;
2.мультипроцессорные вычислительныесистемы, ориентированные на повышение надежности и живучести.
Существуют три типаструктурной организации МПВК: с общей шиной; с перекрестной коммутацией; смноговходовым ОЗУ.
В комплексах с многовходовымиОЗУ все, что связано с коммутацией устройств, осуществляется в ОЗУ. В этомслучае модули ОЗУ имеют число входов, равное числу устройств, которые к нимподключаются, т.е. для каждого устройства предусматривается свой вход в ОЗУ. Втаких комплексах очень просто решается вопрос о выделении каждому процессорусвоей оперативной памяти, недоступной другим процессорам. Выделениеиндивидуальной памяти каждому процессору позволяет хранить в ней информацию,которая необходима только одному процессору. Это позволяет избежать частиконфликтов, которые неизбежно возникают при общей оперативной памяти. Крометого, уменьшается вероятность искажения информации в ОЗУ другими процессорами.
Однако комплексы смноговходовыми ОЗУ имеют тот недостаток, что в случае выхода из строякакого-либо процессора, доступ к его памяти затруднен и информация может бытьпереписана в другой модуль ОЗУ только через канал ввода-вывода и внешнеезапоминающее устройство, что требует много времени.
1. Разработка структурной схемы
Целью данного курсовогопроекта является разработка структуры многопроцессорного вычислительногокомплекса с многовходовым ОЗУ.
Структурная схема такогоМПВК приведена в приложении на схеме 1.
Рассмотрим блоки,представленные на данной схеме.
1. Блок генерации сигналов.
Функционирование любоговычислительного комплекса основывается на сигналах. Основные сигналы, которыеприсутствуют в любом компьютере это CLK и RESET. Сигнал CLK используется для синхпронизации раборы всех блоковвычислительного комплекса. Сигнал RESET используется для сброса всех блоков вычислительного комплекса илиустановки их в исходное состояние. Вышеописанные сигналы формируются блокомгенерации сигналов.
Для формирования сигналовблок генерации сигналов должен получать информацию о работе других блоков (чемони занимаются в данный момент времени). Такая информация поступает в блок припомощи сигналов S0 и S1. После декодирования этих сигналов,блок выдает сигнал готовности READYдля тех устройств, которые необходимы для выполнения поставленной задачи.
2. Блок микропроцессора.
По данным задания курсовогопроекта блоков микропроцессора должно быть два. Оба блока работают наодинаковой частоте, т.к. используют идентичные сигналы синхронизации.Внутренняя структура блоков и выполняемые ими функции полностью совпадают,поэтому рассмотрим только один микропроцессорный блок.
Микропроцессорный блокявляется главным элементом МПВК. Он организует работу всего МПВК. Для связи совсеми блоками комплекса микропроцессорный блок использует сигнал READY, который выдается блоком генерации иразрешает микропроцессорному блоку начать работу по решению следующей задачи
Для работы с передачейинформации блок микропроцессора выдает сигналы: S0 и S1 для блока генерации, MEMR, MEMW, IOR, IOW для блока сопряжения. Сигнал MEMR показывает, что блоку микропроцессора необходимопрочитать данные из блока памяти и блок сопряжения должен установить связьмежду этими блоками. Сигнал MEMWпоказывает, что блоку микропроцессора необходимо занести данные в блок памяти.Сигнал IOR показывает, что блоку микропроцессоранеобходимо прочитать данные из периферийного устройства и блок сопряжениядолжен соединить микропроцессорный блок с блоком контроллеров ПУ, через которыйпроходят данные. Сигнал IOWпоказывает, что блоку необходимо вывести данные на какое-то ПУ.
В блоке есть двешестнадцатиразрядные шины: шина адреса ( ADDRES[0..15] ) и шина данных ( DATA[0..15] ). Это двунаправленные шины, по которымпроисходит передача адресов и данных во всех направлениях.
Такие сигналы и шиныприсущи любому компьютеру и являются стандартными.
Для того, чтобыорганизовать совместную работу двух микропроцессорных блоков в курсовом проектевведен сигнал BUSY. Этот сигнал вырабатывается послеанализа текущих задач, которые выполняют блоки, или задач, которые они намеренывыполнять.
В многопроцессорномвычислительном комплексе необходимо отследить ситуации, когда происходитодновременное обращение к блоку памяти или когда во время работы с блокомпамяти одним блоком происходит обращение к памяти от другого блока. Привыявлении таких ситуаций сигналом BUSY, один из микропроцессорных блоков переводится в состояние ожидания.
3. Блок сопряжения.
Предназначен дляподключения микропроцессорных блоков к блоку контроллеров периферийныхустройств и к блоку памяти. В блоке сопряжения происходит выяснение к какому ПУили к какой части модуля памяти необходимо подключиться микропроцессорномублоку и соединение его с данным устройством.
Так же в этом блокереализован механизм отслеживания исключительных ситуаций и организации работыпосле них. Блок организует передачу данных и адресов по четырем независимымдвунаправленным шинам. Для работы с периферийными устройствами блок получаетсигнал INT, который показывает, что какому-тоПУ необходимо прервать работу микропроцессорного блока. Блок сопряженияанализирует этот сигнал и выполняет действия, необходимые для передачипрерывания.
4. Блок памяти.
По данным задания ккурсовому проекту модуль памяти должен содержать ПЗУ на 256 кбайта и ОЗУ на 640кбайт. Для обращения к ячейкам памяти используется шестнадцатиразрядная шинаадреса ADDRES[0..15]. Так как 386 процессор имеетшестнадцатиразрядную шину данных, то и для работы с памятью используетсяшестнадцатиразрядная шина. Для работы с модулем памяти используется 4 шины, подве на каждый процессорный модуль, так как в курсовом проекте должна бытьреализована многовходовая оперативная память. Через блок сопряжения данныепередаются в один из процессорных модулей, либо по каналам ПДП на контроллерыПУ.
5. Блок контроллеров ПУ.
Включает в себяконтроллеры ПУ, которые могут использоваться обоими процессорными модулями.
Связь с процессорамипроисходит через блок сопряжения по шестнадцатиразрядной шине адреса ивосьмиразрядной шине данных. Для прерывания процессоров блоком контроллеров используетсясигнал INT. В зависимости от программногообеспечения процессорный блок организует либо программную передачу данных, либоканалы ПДП.
В курсовом проектерассмотрены только ситуации, которые связаны с передачей данных из процессорныхблоков в блок памяти и обратно. Связь между процессорами и контроллерами ПУ исоперничество за них может быть реализовано программно в специализированнойоперационной системе.
2. Разработка функциональной схемы
Функциональная схемаразрабатываемого многопроцессорного комплекса приведена в приложении схема 2.
Рассмотрим структуруданного МПВК на основе блоков, приведенных в структурной схеме.
В блок генераторасигналов включены два одинаковых генератора, по одному для каждого процессора.Генераторами вырабатываются сигналы, на основе которых работает весь МПВК.Генераторы формируют сигналы синхронизирующие работу всех устройств, которыевходят в комплекс, включая процессор (CLK); сигналы сброса всех устройств в исходное состояние (RESET); сигналы окончания очередного циклашины и начала нового цикла (READY).Для генерации сигнала READYиспользуются сигналы: S0,S1; ARDYN,SRDYN(разрешают формирование сигнала READY всоответствии с сигналами ARDY иSRDY соответственно).
Два генератораиспользуются потому, что каждый процессор может выполнять свою функцию и свойцикл шины, так как у каждого есть своя шина.
Блок микропроцессоравключает следующие устройства:
- микропроцессор сшестнадцатиразрядными шинами данных и адреса, и управляющими сигналами;
- шестнадцатиразрядный регистр адреса ишинный формирователь;
- шинный контроллер.
Процессор (кроме работы сданными) выполняет следующие функции:
- управление контроллером иформирование вместе с ним очередного цикла шины (используются сигналы S0,S1,M/IO,HLDA);
- управление работой регистра-защелкиадреса (сигналы S0,S1,HLDA);
- управление передачей данных (сигнал BHE);
Процессор используеттакие входные сигналы как:
- CLK, который вырабатываетсясинхрогенератором;
- RESET, сброс в исходное состояние;
- READY, организация нового цикла шины;
— BUSY в данном вычислительном комплексеиспользуется в том случае, когда второй процессор работает с памятью, чтобыостановить первый процессор если ему тоже нужна память;
- INTR, прерывания процессора;
- HOLD, запрос на захват шины.
Шинный контроллеруправляет работой системной шины в зависимости от того, кокой цикл нужновыполнить: чтение или запись в память, чтение или запись в порт. Контроллертакже управляет передачей данных: разрешением передачи и направлением.
Регистры-защелки адресаиспользуются для того, чтобы выдавать требуемый адрес в течении всего циклашины.
Шинные формирователииспользуются для передачи данных в обоих направлениях и выдачи данных в течениевсего цикла шины.
Блок сопряжения включаетследующие устройства:
- две системные шины AT для обоих процессорных модулей;
- контроллер ПДП с регистром дляформирования шестнадцатиразрядного адреса;
- шинные формирователи для передачиданных с системной шины на ПУ и наоборот;
- контроллер прерываний.
Две системные шинывведены для увеличения быстродействия, чтобы каждый процессор мог обращаться кпамяти или к ПУ в любое время.
Контроллер ПДП организуетканалы ввода-вывода для передачи данных от ПУ к памяти и наоборот минуяпроцессор и давая ему возможность заниматься своей задачей.
Контроллер ПДП на времяпередачи становится “ хозяином ” системной шины. Прямой доступ к памитиорганизуется следующим образом: Устройствами ввода-вывода на системную шинувыдаются запросы DREQ, которыепринимаются контроллером; контроллером формируется запрос на захват системнойшины HRQ; получив сигнал HRQ процессор выдает сигнал HLDA, подтверждающий захват системнойшины; контроллером формируется сигнал DACK, сообщающий устройству ввода-вывода о начале обмена данными; контроллервыдает сформированный адрес ячейки памяти, предназначенной для обмена, причемадрес выдается побайтно; формируются сигналы MEMR, MEMW иIOR, IOW, обеспечивающие управление обменом; после окончанияцикла ПДП либо повторяется цикл с изменением адреса, либо прекращается обмен иуправление шиной возвращается процессору.
Контроллер прерыванийслужит для прерывания процессора при обращении к нему какого-либо устройства.
Прерываниеорганизуется следующим образом:
Устройствоввода-вывода может запросить обслуживание путем подачи активного сигнала наодин из входов запроса IRQ0 –IRQ7 через системную шину. Есликонтроллер удовлетворит запрос, его вывод INTR активизируется и соответствующий сигнал поступает навход INTR процессора. Вход INTR микропроцессора асинхронный, то естьон может принять запрос в любое время. Процессор выдает два импульсаподтверждения прерывания INTA,которые сообщают контроллеру о том, что процессор воспринял его запрос напрерывание. Первый импульс INTAиспользуется контроллером для определения источника выдачи вектора прерывания.По второму импульсу INTA контроллерпомещает на шину данных байт вектора прерывания.
Блок памятисостоит из следующих устройств: регистр адреса, шинный формирователь дляданных, ПЗУ, ОЗУ.
Блокконтроллеров ПУ включает в свой состав два контроллера: для последовательных ипараллельных периферийных устройств.
Общеефункционирование комплекса ничем не отличается от работы простой ЭВМ общегоназначения. Отличие в том, что после формирования сигналов MRDC или MWDC одним процессором, начинает отслеживаться ситуация,когда эти сигналы сформирует другой процессор и перевод этого процессора всостояние ожидания. После завершения работы с памятью первый процессорформирует сигнал, переводящий второй процессор из состояния ожидания в рабочийрежим.
3. Выбор и обоснование элементов
Описание микропроцессора 80386:
1. Вывод – ВНЕ – выходной сигнал разрешенияпередачи старшего байта, активный – низкий.:
2. Выводы S0,S1 – выходные сигналы состояния. Вместе с М/-IO,COD/ -INTAопределяют текущее состояние микропроцессора.
3. Выводы PEREQ,–PEACK – входной и выходной сигналсоответственно. Запрос от сопроцессора и подтверждение сопроцессору. Неиспользуется.
4. Выводы А23 – А0 – выходы на шину адреса. Разряды А23– А16 во время обращения к портам равны нулю.
5. Выводы D15 – D– двунаправленная шина данных.
6. Вывод CLK – входной сигнал синхронизации микропроцессора,внутри делится на 2.
7. Вывод RESET – входной сигнал сбросамикропроцессора. Активный– высокий. Минимальная длительность – 16 тактовсистемного синхросигнала.
8. Вывод M/-IO – выходной сигнал, позволяет отличить обращение кпамяти от обращения к порту.
9. Вывод COD/-INTA– выходной сигнал, позволяет отличить цикл выборкикоманды от цикла чтения данных и цикл подтверждения прерывания от циклачтения/записи порта.
10. Вывод –LOCK– выходной сигнал блокировки захвата шины.Активизируется по команде LOCKили в цикле подтверждения прерывания.
11. Вывод –READY– входной сигнал готовности шины. Завершает цикл шины.Активный – низкий. Игнорируется во время активного сигнала HLDA.
12. Выводы HOLD,HLDA– входной и выходной сигналы соответственно. Запрос назахват шины и подтверждение захвата.
13. Вывод INTR– входной сигнал запроса на прерывание.
14. Вывод NMI – входной сигнал немаскируемого запроса напрерывание. Циклы подтверждения прерывания не вырабатываются.
Описание синхрогенератораК1810ГФ84.
Синхрогенератор ( илигенератор тактовых импульсов ) К1810ГФ84 служит для синхронизации работыпроцессора и других периферийных микросхем. Он также синхронизирует сигналготовности READY при его генерации асинхроннымимикросхемами или схемами с иной синхронизацией. Также генерирует сигнал RESET сброса процессора при включениипитания или при нажатии кнопки RESET(сброс).
/>
Конструктивно микросхемавыполнена по CMOS–технологии в корпусе с 18 выводами,расположенными в два ряда.
Описание выводовмикросхемы: CLK – системная синхронизация, используеncz микропроцессором и другимимикросхемами, работа которых должна быть синхронной с ним (частота выхода CLK равна удвоенной внутреннейпроцессорной частоте и определяется частотой используемого кварца, а именно равна12 МГц); F/C – выбор частоты/кристалла, определяет источник для созданиясинхронизирующего сигнала CLK(когдаF/C=0 для генерации CLK используется внутрисхемный осциллятор, если F/C=1, тоиспользуется входной сигнал, подаваемый на вход EFI); EFI –этот вход управляет генерацией сигнала CLK, если F/C=1 (в PC/AT неиспользуется); Х1, Х2 – через эти выводы кварц подсоединяется квнутреннему генератору для создания колебательного контура;
PCLK – это выход синхросигнала счастотой, равной половине частоты CLK (в PC/AT не используется);ARDYEN – это сигнал разрешения асинхронного входаготовности, выделяет сигнал ARDY,используемый для удлинения текущего цикла шины;ARDY – это входной асинхронный сигнал для образованиявыходного сигнала READY на удлинениецикла шины; SRDYEN – этот входной сигнал аналогичен ARDYEN, но только он синхронный, выбирает SRDY как источник формирования выходногосигнала READY; SRDY – это входной сигнал синхронизированной готовности,должен быть синхронизирован относительно CLK; S0,S1 – эти входы соединены с выводами S0,S1 процессора, давая синхрогенератору информацию о цикле шины;READY – это выходной сигнал готовности,который разрешает завершение текущего цикла шины;RES – это входной сигнал ‘входнойсброс’, который разрешает выходной сигнал RESET синхрогенератора; RESET – это выходной сигнал, которыйпоявляется при подаче сигнала разрешения на вход RES (используется для перевода всей системы в начальноесостояние);
Описание шинногоконтроллера К1810ВГ88. /> />
Шинный контроллер К1810ВГ88предназначен для генерации сигналов, управляющих различными циклами шины:обменом данными между процессором и периферийными устройствами, а также длясинхронизации этих обменов с работой процессора и других микросхем. При этомсам контроллер синхронизируется сигналом PROCCLK от КП1810ГФ84.
Конструктивно контроллервыполнен в корпусе с 20 выводами с двухрядным их расположением.
Описание выводовмикросхемы: CLK – системная синхронизация, входнойсигнал, идущий от синхрогенератора КП1810ГФ84; S0,S1,M/IO – это входные сигналы, с дешифрации которых контроллерначинает свою работу по выполнению совместно с процессором очередного циклашины ( расшифровка различных комбинаций этих сигналов приведена при описаниивыводов процессора с теми же названиями); МВ– это входной сигналвыбора режима шины MULTIBUS;READY– сигнал на этом входе, указывает наокончание текущего цикла шины;CMDLY–этот входной сигнал позволяет задержать начало работы контроллера по выполнениюочередного цикла шины; CENL–это входной сигнал, называемый разрешением защелкивания команды (в PC/AT на этот вход должна подаваться логическая единица);CEN/AEN– это входной сигнал, называемый ‘разрешениекоманды/разрешение адреса’;ALE – это выходной сигнал, называемый ‘разрешение защелки адреса’;DEN– это выходной сигнал разрешенияпередачи данных, определяет передачу данных со входов на выходы в шинныхформирователях, подсоединенных к системной шине; DT/R – это выходнойсигнал, определяющий направление передачи данных ( микросхема DD14 используется для передачи младшегобайта данных, а DD13 – старшегобайта данных);MCE –это выходной сигнал разрешения каскадирования (в PC/AT не используется);INTA – это выходной сигнал подтвержденияаппаратного прерывания;IORC –это выходной сигнал управления, сообщающий периферийному устройству, что онодолжно выставит данные на шину для последующего их чтения процессором;IOWC — это выходной сигнал управления,информирующий о протекании цикла шины записи данных в периферийный порт; MRDC– это выходной сигнал, сообщающий опроведении цикла шины чтения данных из ОП; MWTC– этот выходной сигнал информирует о протекании циклашины записи данных в ОП.Описание буферного регистраКП580ИР82.
Используется дляорганизации запоминающих буферов, адресных защелок, портов ввода-вывода и томуподобное. Буферные регистры состоят из восьми информационных триггеров стрехстабильными выходами, общими сигналами записи информации и управлениявыходными схемами.
/>
Назначениевыводов: D7 – D0 – линии входных данных; Q7 – Q0 –линии выходных данных; C- стробирующий сигнал; CS – разрешение выдачи данных. Регистр принимает и отображаетинформацию синхронно с положительным перепадом тактового импульса, подаваемогона вход С. Состояния регистра приведены в таблице.
/>Режим работы Входы Выход триггера Выходы CS С Dn Q Q0..Q7
/>/>Загрузка и считывание 1 1 1
/>/>Загрузка регистра и разрыв выходов 1 Z 1 1 1 Z
Описание шинногоформирователя КП580ВА86.
Применяются как буферныеустройства шины данных в микропроцессорных системах. Большая выходная мощностьи простота управления позволяет использовать их для построения двунаправленныхсогласующих буферов межмодульной связи./> />
Формирователь состоит из восьмиодинаковых функциональных блоков с общими сигналами управления Т и ОЕ.Функциональные блоки состоят из двух усилителей-формирователей с Z-состояниями на выходах, схемавключения которых обеспечивает разнонаправленную передачу.
Назначениевыводов: А7 – А0 – вход-выход линий данных. В зависимости от состояния входа Тони могут быть входными, если Т=1 и выходными, если Т=0; В7 – В0 – вход-выходлиний данных. Аналогично А7 – А0.Описание контроллера ПДП К1810ВТ37.Используется в составе МПВК для реализациипрямого доступа к памяти по четырем независимым каналам с положительными илиотрицательными приращениями адреса. Каждый канал может выполнять до 64К циклов ПДП и имеет возможность автоматическойинициализации, то есть повторения циклов ПДП с теми же параметрами.
/>
Назначение выводов: CLK – вход для подключения тактовогогенератора; CS – выбор кристалла; RESET – сброс, переход в исходноесостояние; READY – готовность; HLDA – подтверждение захвата системнойшины; DREQ3 – DREQ0 – входы запросов на ПДП от внешних устройств; DB7 – DB0 – двунаправленная шина данных с буфером. В циклах ПДП наэти линии выдается восемь старших разрядов адреса, которые необходимо “защелкнуть ” на внешнем регистре сигналом ADSTB; IOR –чтение, разрешает выдачу данных из внешних устройств; IOW – запись, разрешает запись данных в регистры внешнихустройств; EOP – окончание процесса, вход-выход дляуказания окончания процесса передачи данных в режиме ПДП; А7 – А0 – адресныевыходы; HRQ – выход запроса на захват системнойшины; DACK3 – DACK0 – выходные линии подтверждения ПДП; AEN – разрешение адреса, устанавливаетсяна время выдачи восьми разрядов адреса ОЗУ на линии DB7 –DB0; ADSTB – строб адреса, для записи старшегоразряда адреса во внешний регистр; MEMR – чтение из памяти; MEMW –запись в память.
Описаниеконтроллера прерываний К1810ВН59А.
Все запросы нааппаратные прерывания из системной шины направляются через контроллерпрерываний К1810ВН59А. Этот контроллер генерирует запросы прерываний на вход INTR микропроцессора. Контроллер можетпринимать сигналы прерываний от нескольких устройств, назначать им приоритеты ипрерывать работу процессора.
/>
Описание выводовконтроллера: D7 – D0 – двунаправленная шина данных; INTA – вход подтверждения прерывания, разрешающий контроллерувыдать вектор прерывания на шину данных; IRQ7 – IRQ0 –асинхронные входные сигналы запросов прерываний; INTR – выходной сигнал действительного запроса напрерывание для прерывания процессора и организации обработки возникшегопрерывания; SP/EN – в PC/AT не используется; CS – вход выбора контроллера,разрешающий связь между процессором и контроллером при активных IOR или IOW; WR –вход запись, разрешающий программирование контроллера; RD – вход чтение, разрешающий считывание некоторых регистровконтроллера; A0 – вход адреса, использующийсясовместно с CS, WR или RD длязаписи/считывания внутренних регистров контроллера.
/>
Описание микросхемыПЗУ КР556РТ4. Микросхемаимеет емкость 32 кбайта и представляет собой перегружаемую ПЗУ. Имеет 15адресных входа и 8 выходов данных. Сигналы CS и DE длявыбора данной микросхемы. Выход PIN1для перепрограммирования не используется.
Описание микросхемыОЗУ КР158РУ5.
Микросхема имеет емкость256 кбайта и представляет собой оперативное запоминающее устройство. Имеет 14адресных входа и 8 выходов данных. Сигналы CS1 и CS2для выбора данной микросхемы. На них подается А15 с системной шины для отличия обращенияк ПЗУ от ОЗУ ( для ОЗУ А15=0 ). Выход WR/RD для определения операции чтения илизаписи. Сигнал ОЕ не используется.
/>
Описание контроллерапараллельных ПУ КР580ВВ55.
Используется дляорганизации параллельного обмена данными между процессором и ПУ. Позволяетподключать до 2 устройств.
Назначение выводов: D7 – D0 – двунаправленная шина данных; А0, А1 – адресные входы длявыбора требуемого ПУ; RD,WR – выбор операций чтения или записи; CS – выбор данной микросхемы; PA7 – PA0, PB7 — PB0 – шины данных к ПУ; INTA, INTB – выводы запросов на прерывания.
/> />
Описание контроллерапоследовательных ПУ КР580ВВ51./> />
Предназначен для реализациисинхронно-асинхронных приемо-передач между последовательными ПУ и процессором.
4. Разработка принципиальной схемы
Принципиальная схема МПВКприведена в приложении схема 3.
В схеме используетсямикропроцессор фирмы Intel80386. Он имеет двадцатичетырехразрядную шину адреса, но так как восемь старшихразрядов не используются, то они заведены на землю. В данной реализации мыобходимся шестнадцатью разрядами адреса, так как адресуемая память имеет размер640 кбайт. Сигналы, необходимые для работы с сопроцессором также неиспользуются.
Для реализации буферногошестнадцатиразрядного регистра используются два восьмиразрядных регистраКП580ИР82.
Для реализациишестнадцатиразрядного шинного формирователя используются два восьмиразрядныхформирователя КП580ВА86.
ПЗУ на 256 кбайта собранона микросхемах КР556РТ4 емкостью 32 кбайта.
ОЗУ на 640 кбайт собранона микросхемах КР185РУ5 емкостью 256 кбайт.
Заключение
Проблема повышение быстродействияЭВМ наиболее ощутима в настоящее время, так как повышение быстродействия за щетизобретения новых микросхем или использования новых технологий в настоящеевремя почти невозможно. Приходится решать эту проблему используя ужесуществующую базу. Многопроцессорный комплекс является одним из наиболееуспешных решений данной проблемы.
В данномкурсовом проекте не использовались отдельные каналы ввода-вывода дляподсоединения ПУ непосредственно к памяти, а использовалось подключение черезсистемную шину. Это дало бы возможность полностью освободить системную шину ипредоставить ее полностью в распоряжение компьютера. Единственный недостатокоставшийся в МПВК после этого – это простои процессоров в случае одновременногообращения к памяти. Эта проблема решается за счет действительно многопортовогоОЗУ.
Литература
1. Ларионов А. М. и др. Вычислительные комплексы, системы исети. — Л.: Энергоатомиздат, 1987.
2. Цифровые интегральные микросхемы: Справ. / Богданович М.И. и др. – Мн.: Беларусь, 1991.
3. Конопелько В. К., Лосев В. В. надежное хранениеинформации в полупроводниковых ЗУ. – М. Радио и связь, 1986.
4. Полупроводниковые БИС запоминающих устройств: Справочник /под ред. А. Ю. Горбунова – М.: Радио и связь, 1986.
5. Левкин В.Г., Левкина А.И. Введение в схемотехнику IBMPC/AT. – Мн.: Беларусь,1982.
6. Руководство по архитектуре IBM PC/AT,/ под ред. М.Л.Мархасина. – Мн.: 1993.
7. Качан М.К. Электронные вычислительные машины и системы.Киев.1985.
8. Русак И.М., Луговской К.Л. Технические средства ПЭВМ.Справочник. Москва. 1984.
9. Микропроцессорный комплекс К1810: структура,программирование, применение. Справочник. Москва. Высшая школа. 1990.