ОГЛАВЛЕНИЕ
1 ВВЕДЕНИЕ
2 ОБЩИЕ СВЕДЕНИЯ
2.1 Элементы СППЗУ
2.1.1 Элементы ЭСППЗУ,программируемые с помощью туннельного эффекта
3 МОДЕЛИРОВАНИЕ ЯЧЕЙКИ ЭСППЗУ
3.1 Упрощенная модель ячейки памяти
3.1.1 Расчет Vtun
3.1.2 Расчет пороговых напряжений
3.1.3 Зависимость порогов от временизаписи/стирания
3.2 Полная модель ячейки
3.2.1 Расчет плавающего затвора ипотенциалов канала
4 ЭКСПЕРИМЕНТАЛЬНАЯ ЧАСТЬ
4.1 Запоминающая ячейка
4.1.1 Методика исследованияэлементной базы ЭСППЗУ
4.2 Результаты исследованияэлементной базы
4.2.1 Исследование характеристиктуннельного окисла
4.2.2 Эквивалентная схема замещениятуннельного окисла
4.2.3 Построение и расчет ячейкиЭСППЗУ
5 ТЕХНИКО-ЭКОНОМИЧЕСКОЕ ОБОСНОВАНИЕПРОЕКТА
5.1 Краткая характеристикапроведенной работы
5.2 Методика определения сметнойкалькуляции и цены на ОКР
5.3 Расчет сметной калькуляции,плановой себестоимости и цены на ОКР
6 ОХРАНА ТРУДА И ЭКОЛОГИЧЕСКАЯБЕЗОПАСНОСТЬ
СПИСОК ИСПОЛЬЗУЕМОЙ ЛИТЕРАТУРЫ
1.ВВЕДЕНИЕ
Запоминающие устройстваимеют очень широкое применение в самых различных областях электроники,вычислительной техники, контрольно-измерительного оборудования. Ониприсутствуют везде где необходимо запоминание и хранение любого видаинформации. ЭСППЗУ являются одной из разновидностей запоминающих устройств и посвоим специфическим особенностям они составляют основу блоков электроннойаппаратуры, кредитных и телефонных карточек, устройств где необходимо хранитьинформацию с отключением источника питания.
В современных условияхосновное внимание во всем мире уделяется энергосберегающим технологиям.Развитие электроники связано с уменьшением норм топологического проектированияинтегральных схем, и это требует разработки и применения элементной базыинтегральных схем с пониженным напряжением питания. Анализ состояниянаучно-технических разработок зарубежных производителей интегральных микросхемпоказывает, что все новые разработки выполняются только с 3-х вольтовымнапряжением питания. Ряд иностранных фирм, таких как Siemens, Philips,Microchip и др., производят изделия с нижней границей напряжения питания2,5 В, а их научные подразделения уже разрабатывают приборы с напряжениемпитания 1,0 В.
В настоящее время на НПО“Интеграл” усилия разработчиков интегральных микросхем направлены на переход настандарт с пониженным напряжением питания (3 В) и, соответственно, спониженной потребляемой мощностью электронных приборов. Однако, переход нановый стандарт для некоторого типа приборов связан с определенными трудностями.В частности, это относится для целого направления последовательных ЭСППЗУ,которые сейчас широко используются в серии микросхем для телевизионныхприемников и телефонных карточек.
Изделия этого классаимеют некоторые специфические технические характеристики. Так, например,напряжение питания их составляет 5 В, что не позволяет создаватьэлектронные приборы с автономным питанием, использование их в автомобильнойэлектронике, и исключает их прямое согласование с элементной базой основаннойна 3-х вольтовом стандарте. Нижняя граница напряжения питания этого класса схемопределяется элементной базой, схемотехническими и топологическими решениямиузлов ЭСППЗУ, определяющими режимы записи информации в запоминающую ячейку.Существующие решения не позволяют достигать требуемой длительности цикла записипри низком значении напряжения питания (3 В). Это требует оптимизациизапоминающих элементов (ячеек).
Целью работы являетсяразработка методики расчета и оптимизации ячеек памяти низковольтовыхпоследовательных ЭСППЗУ. Разрабатываемая модель запоминающей ячейки должнапозволить в полном объеме проводить моделирование и расчет ЭСППЗУ.
2. ОБЩИЕСВЕДЕНИЯ
Цифровыеполупроводниковые микросхемы памяти предназначены для применения в оперативных(ОЗУ) и постоянных (ПЗУ) запоминающих устройствах. Наиболее распространены БИСпамяти с произвольной выборкой, основной частью которых является накопитель —матрица запоминающих элементов (элементов памяти), каждый из которыхпредназначен для хранения одного бита информации. Совокупность элементовпредставляет собой информационную емкость БИС. С помощью систем шин строк Х истолбцов Y возможна выборка произвольного элемента памяти.
Микросхемы ПЗУ хранятинформацию при отключении источника питания, тогда как в микросхемах ОЗУ онатеряется.
Важнейшими параметрамиэлемента памяти являются площадь, занимаемая им на кристалле, и потребляемаямощность. Для достижения максимальной информационной емкости площадь элемента,а значит, и размеры транзисторов (длина, ширина канала и др.) должны бытьминимальными. Они зависят от разрешающей способности фотолитографии, задающейминимальный топологический размер. При сравнении элементов памяти разных типовудобно оценивать их площадь не в абсолютных, а в относительных единицах —числом литографических квадратов со стороной. Относительная площадьхарактеризует «качество» схемотехники и топологического проектированияэлементов памяти.
Репрограммируемые ПЗУхранят информацию при отключенном источнике питания. Ввод информации называютпрограммированием. Установку элементов памяти в исходное одинаковое состояние,соответствующее хранению лог. О (или лог. 1), называют стиранием информации. Взависимости от типа элементов памяти оно может осуществляться электрическим илинеэлектрическим способом. Соответствующие устройства обозначают ЭСППЗУ(электрически стираемые программируемые ПЗУ) или СППЗУ. В СППЗУ стираниеосуществляется сразу для всех элементов накопителя, в ЭСППЗУ его можнопроизвести в отдельной строке и даже в произвольно выбранном одном элементе.Стирание и последующее программирование образуют цикл перепрограммирования.
Элементы памятиосновываются на бистабильных МДП-транзисторах, которые могут находиться в одномиз двух состояний, соответствующих хранению лог. 1 или лог. О. Наиболеераспространенными являются транзисторы с «плавающим» затвором, у которых междууправляющим затвором и подложкой расположен второй затвор, со всех сторонокруженный диэлектриком. Потенциал второго затвора изменяется в зависимости отзаряда на нем, отсюда и название «плавающий». Хранимая информация определяетсязарядом на плавающем затворе.
2.1Элементы СППЗУ
В отличие от постоянныхзапоминающих устройств (ПЗУ) и однократно программируемых постоянныхзапоминающих устройств (ППЗУ), которые не допускают изменения однаждызаписанной информации, в стираемых ПЗУ информацию можно перезаписывать многократно.Стирание информации производится с помощью ультрафиолетового облучения.Длительность хранения записанной информации может доходить до нескольких лет иболее. Поэтому стираемые ПЗУ часто называют энергонезависимой памятью (памятьюс сохранением информации при выключении электропитания). Существует многоразличных типов стираемых ПЗУ незначительно отличающихся принципами действия иструктурой, причем каждый тип имеет свои разновидности.
Электрическипрограммируемые ПЗУ (ЭППЗУ) не требуют для стирания информации ультрафиолетовогооблучения. Запись и удаление информации из запоминающего элемента производитсяс помощью приложения высокого напряжения. Примером ЭППЗУ является структура сплавающим затвором и туннельным переходом (ПЛТМОП). В таких ПЗУ информациястирается электрически последовательно бит за битом.
В настоящее времямоделирование и оптимизация конструкции ЭСППЗУ осложнено отсутствием моделизапоминающего элемента, основой которого является участок с туннельным окислом.Для модели требуется создание схемы замещения этого участка на основе анализаэлементной базы низковольтовых ЭСППЗУ, а также методики расчета и оптимизацииконструкции ячейки.
В случае хранения лог. 1на плавающем затворе существует отрицательный заряд электронов и пороговое напряжениепо управляющему затвору, получается высоким (несколько вольт). Если хранитсялог. О, то заряд на плавающем затворе равен нулю или положителен, тогдапороговое напряжение, низкое (или даже отрицательное). Так как токи утечкидиэлектрика ничтожно малы, то время хранения, являющееся важным параметромэлемента памяти, большое. По оценкам оно превышает 10 лет при повышеннойтемпературе (70...100'С), когда токи утечки максимальны.
В режиме считывания нашину выбранной строки подают напряжение, лежащее в пределах порогового, а нашины остальных строк — напряжение, меньшее порогового, так что в элементахпамяти этих строк транзисторы закрыты. В выбранной строке транзисторы будутоткрытыми или закрытыми в зависимости от хранимой информации. Следовательно, в шиневыбранного столбца в случае хранения лог. 0 будет протекать ток, а в случаехранения лог. 1 ток равен О. Ток в шине столбца воспринимается усилителемсчитывания. Время считывания определяется значением тока, чувствительностью ибыстродействием усилителя и других схем обслуживания. Оно того же порядка, чтои в СБИС ОЗУ.
В режиме программированиянапряжение на шине выбранного столбца устанавливается высоким (около 15..20 В),если необходимо создать отрицательный заряд на плавающем затворе(запрограммировать лог. 1). В противном случае это напряжение равно 0.Напряжение на шине выбранной строки также устанавливается высоким, причембольшим напряжения программирования столбца. Программирование основано наинжекции горячих электронов в окисел у стокового конца канала. Они генерируютсяв сильном электрическом поле, высокая напряженность которого обусловлена малойдлиной канала и большим напряжением программирования. Число инжектированныхэлектронов пропорционально току канала, составляющему несколько миллиампер. Таккак напряжение на управляющем затворе выше, чем на стоке, в диэлектрикесуществует вертикальная составляющая вектора напряженности электрического поля,благодаря которой инжектированные в окисел электроны дрейфуют к плавающемузатвору и накапливаются на нем. Ток через диэлектрик очень мал (единицыпикоампер), поэтому время программирования одного элемента памяти весьма велико(около 1 мс) и на 4 порядка превышает время считывания.
Стирание (удалениеэлектронов с плавающего затвора) производится облучением кристаллаультрафиолетовым светом, для чего в корпусе микросхемы предусматривается окно скварцевым стеклом. Под действием света электроны приобретают энергию,достаточную для перехода с плавающего затвора в диоксид. Далее они дрейфуют вподложку, потенциал которой должен быть выше, чем на управляющем затворе. Времястирания порядка 1 мин. Для проведения этой операции микросхема должна бытьизвлечена из устройства и поставлена в специальную установку стирания, чтопрактически не всегда удобно, причем стирается содержимое всего накопителя.
В каждом циклеперепрограммирования происходят небольшие изменения в физической структуреэлемента. Протекание токов через диоксид приводит к захвату в нем электроновловушками и образованию дополнительного поверхностного заряда. Установлено, чтопосле большого числа циклов разность порогового напряжения 0 и 1 уменьшается.Поэтому существует максимально допустимое число циклов перепрограммирования(около 103).
Достоинствомрассмотренного элемента является его простота и малая площадь (6...10литографических квадратов). Это позволяет создавать СБИС большой информационнойемкости (1 Мбит и выше).
2.1.1Элементы ЭСППЗУ, программируемые с помощью туннельного эффекта
Ha рисунке 1 показанаструктура, а на рисунке 2 эквивалентная схема элемента памяти. Левая частьструктуры образует бистабильный транзистор (1 — исток, 2 — сток, 3 —управляющий затвор, совмещенный с шиной программирования строки Хпрог,4 — плавающий затвор). Слой диоксида 5, отделяющий сток 2 от затвора 4, имееточень малую толщину — порядка 10 нм (туннельно-тонкий диоксид). Припрограммировании на шину Хпрог выбранной строки подают высокоенапряжение (20 В). Если на плавающий затвор надо ввести заряд(запрограммировать лог. 1), то на стоке следует установить нулевое напряжение.Тогда происходит туннелирование электронов из стока в слой 5 и их дрейф наплавающий затвор. Если же не надо вводить заряд, то на стоке устанавливаюттакое же напряжение, как и на управляющем затворе. Для стирания (удалениязаряда) на управляющий затвор необходимо подать нулевое напряжение, а на сток —высокое. Тогда электроны совершают обратный переход с плавающего затвора всток. Таким образом, программирование и стирание идут с одинаковой скоростью.Эти процессы отличаются только знаком напряженности электрического поля в слое5 и направлением движения электронов.
Достоинствомрассмотренного элемента является возможность стирания информации в произвольновыбранном элементе памяти за малое время (менее 1 мс). Максимальное числоциклов перепрограммирования достигает 106 — больше, чем дляэлементов, использующих инжекцию горячих электронов. 0днако площадь элементапамяти в 3...4 раза больше, чем у элементов ПЗУ и составляет 30...40литографических квадратов. Недостатком также является необходимость получениятонкого высококачественного диоксида, что сложно технологически и ухудшаетнадежность.
/>
Рисунок 1
/>
Рисунок 2
Толщина диоксида можетбыть увеличена в несколько раз, если использовать туннелирование с шероховатойповерхности поликремния. Структура элемента памяти содержит три слояполикремния, взаимное расположение которых показано на рисунок 3 (областиистока, стока и шины Х, Y для простоты не показаны). Источником электронов припрограммировании служит электрод 1 первого слоя поликремния, являющийся общейшиной (он соединяется с областью истока транзистора). Плавающий затвор 2создают нанесением второго, а затвор управления 8 — третьего слоя поликремния.Толщина диоксида между слоями 1 и 2, 2 и 3 около 0,04 мкм. В такой структуревозможно только одностороннее туннелирование с электрода 1 вверх. Обратноетуннелирование вниз невозможно, так как нижняя поверхность плавающего затворагладкая, а напряженность электрического поля из-за большой толщины диэлектрикамала.
Для удаления электронов сплавающего затвора при стирании используют туннелирование вверх и дрейфэлектронов на управляющий затвор. В обоих режимах программирования и стиранияна управляющий затвор (шину Хпрог )подают высокое напряжение 15...20В. Чтобы при программировании не было перехода электронов с плавающего затворана управляющий, а при стирании- с электрода 1 на плавающий затвор, междуплавающим затвором и специальной управляющей шиной Упрог создаютконденсатор связи Cсв. При программировании (рисунок 3) наУпрог подают положительное напряжение U0, дополнительно повышающее потенциал плавающего затвора.Разность потенциалов между ним и управляющим затвором получается малой, итуннелирование с плавающего затвора вверх отсутствует. При стирании (рисунок 4)на управляющей шине Упрог устанавливают нулевое напряжение,понижающее потенциал плавающего затвора. В результате разность потенциаловмежду затворами 3 и 2 получается высокой и идет интенсивное туннелированиеэлектронов с затвора 2 вверх. В то же время разность потенциалов междуэлектродами 2 и 1 мала и туннелирование с электрода 1 отсутствует.
Элемент памяти посравнению с предыдущим характеризуется меньшей площадью (15…20 литографическихквадратов), что позволяет создать СБИС с большей информационной емкостью (256Кбит…1Мбит). Из-за гораздо больших токов туннелирования время программированияполучается меньше (0,003 мс/байт).
/>
Рисунок 3
/>
Рисунок 4
3.МОДЕЛИРОВАНИЕ ЯЧЕЙКИ ЭСППЗУ
В данной работе будетрассмотрен теоретический анализ и экспериментальные данные по программированиюи стиранию ячейки памяти программируемой туннельным током.
Структура такой ячейкиизображена на рисунке 5. Это n-канальныйтранзистор с плавающим затвором. Тонкий окисел (~100 ангстрем) между плавающимзатвором и стоком способен пропускать электроны (туннелирование) инжектируемыеи поглощаемые плавающим затвором во время операций записи/стирания согласноэффекту Фаулера-Нордхайма.
Во время записи плавающийзатвор заряжается отрицательно электронами, туннелирующими из стоковой областичерез тонкий оксид. Это достигается за счет приложения положительногопотенциала к верхнему (управляющему) затвору, в то время как сток и подложказаземлены. Накопившийся отрицательный заряд на плавающем затворе сдвигаетпороговое напряжение транзистора на большую положительную величину. Припоследующем считывании транзистор будет закрыт.
Операция стираниязаключается в снятии отрицательного заряда с плавающего затвора с помощьюприложенного к стоку высоковольтного импульса, в то время как исток свободен(не подключен), а оба затвора и подложка заземлены. Величина пороговогонапряжения смещается в отрицательном направлении, и транзистор открывается припоследующем чтении.
Во время считывания прикладываетсядостаточно низкое напряжение, поэтому туннельный ток незначительный и плавающийзатвор практически изолирован. При таких условиях считывания заряд нужнойвеличины (информация) может храниться до 10 лет.
В схемах памятииспользуется двухтранзисторная ячейка. Дополнительный транзистор вводится дляизоляции ячейки от воздействия сигналов соседних ячеек во время цикловзаписи/стирания.
В данной работе рассматриваетсяанализ и моделирование режимов записи/стирания, учитывая эффекты, которыевозникают во время стирания.
/>
Рисунок 5
3.1Упрощенная модель ячейки памяти
Для того чтобы получитьпредставления о работе ячейки используется упрощенная модель эквивалентнойсхемы прибора, представленная на рисунке 6. Более детальный анализ будетрассмотрен в главе 3.2.
Плотность тока текущегочерез тонкий окисел приближенно вычисляется при помощи уравненияФаулера-Нордхайма:
Jtun= aEtun* (exp ( -b/Etun)); (1)
где Etyn это электрическое поле в окисле, а a и b — константы. Электрическое поле в тонком окислерассчитывается так:
Etyn= êVtunê/Xtun; (2)
где Vtunэто напряжение туннелирования черезокисел, а Xtunэто толщина тонкого окисла. Напряжение туннелирования может бытьрассчитано через емкостную эквивалентную схему ячейки
/>
Рисунок 6
3.1.1Расчет Vtun
Cpp этоемкость между плавающим и управляющим затвором, Ctun это емкость тонкого окисла, Cgoxэто емкость подзатворного окисла между плавающим затвором и подложкой, Qfgэто заряд, накопившийся на плавающемзатворе. Vtun может быть рассчитан дляэлектрически нейтрального затвора по простому соотношению коэффициентов:
êVtun êзапись = Vg * Kw; (3)
Где Kw= Cpp/(Cpp+ Cgox+ Ctun); (4)
и êVtun êстирание = Vd * Ke;(5)
где Ke = 1 — (Ctun/(Cpp + Cgox + Ctyn); (6)
где Vgи Vd напряжения на затворе и истокесоответственно, а коэффициенты Ke и Kw обозначают напряжение, котороепроходить сквозь тонкий окисел при стирании и записи соответственно. Формулы(3) и (5) справедливы, только если Qfg=0. Во время записи сохраненный на плавающем затворепотенциал понижает пороговое напряжение тонкого окисла согласно следующейформуле:
êVtun êзапись= Vg * Kw+ (Qfg/(Cpp+ Cgox+ Ctyn) (3’)
Во время стиранияотрицательный начальный потенциал плавающего затвора повышает пороговоенапряжение тонкого окисла согласно соотношению:
êVtun êстирание = Vd * Ke – (Qfg/(Cpp+ Cgox+ Ctyn); (5’)
После завершения операциистирания, когда затвор заряжен положительно последний коэффициент уравнения (5)понижает напряжение потенциал тонкого окисла.
3.1.2Расчет пороговых напряжений
Начальное пороговоенапряжение ячейки, которое соответствует Qfg=0, обозначается как Vti. Начальный заряд смешает порогсогласно соотношению:
DVti= -Qfg/Cpp(7)
Используя соотношения(3') и (5') для определения Qfg при снятии импульса записи/стирания пороговые напряженияопределяются так:
Vtw= Vti- Qfg/Cpp= Vti+ Vg(1 — (V’tun/Kw* Vg)) (8)
Vte= Vti- Qfg/Cpp= Vti- Vd(Ke/Kw- (V’tun/Kw* Vd)) (9)
Здесь Vtwэто порог записи ячейки, а Vte это порог стирания ячейки.Vgи Vd это амплитуды импульсов записи истирания соответственно, а V’tun это напряжение в тонком окисле послеснятия импульса. Предположим, что импульс записи/стирания по времени достаточнодлинный, тогда электрическое поле в тонком окисле уменьшится до значенийблизких 1*107В/см.При такой напряженности поля туннелирование практически прекращается.Приближенное значение Vtun может быть получено из выражения (2) и подставлено в (8) и(9) для получения приближенных значений окна программирования ячейки, зависимостипараметров ячейки и напряжения программирования. Типичные результатыпредставлены графиками на рисунке 7.
Для того чтобы увеличитьокно ячейки нужно увеличить толщину тонкого окисла и напряжениезаписи/стирания, причем значения связывающих коэффициентов должны бытьмаксимально приближены друг к другу. Оба связывающих коэффициента должныувеличиваться при уменьшении Ctun и увеличении Cpp. При увеличении толщины тонкого окисла это обычнодостигается за счет уменьшения площади тонкого окисла и внедрениядополнительной поликремниевой области перекрытия в транзисторе ячейки. Типичноезначение связующих коэффициентов равно 0,7, причем Keвсегда больше Kw. Увеличение емкости подзатворногоокисла Cgox увеличивает Ke, но уменьшает Kw.
/>
Рисунок 7
3.1.3Зависимость порогов во время записи/стирания
Аналитическое выражениезависимости пороговых напряжений ячейки от времени программирования получаетсяпри решении следующего дифференциального уравнения:
DQfg/dt = Atun * Jtun; (10)
Подставляя этоуравнение в (1),(2),(3’),(5’) и (7) получим:
Vtw(t)= Vti + Vg – (1/Kw) * (B/ln(A * B * t + E1); (11)
Vte(t) = Vti – (Vd * Ke)/Kw + 1/Kw* [ B /(ln (A * B * t + E2)) ]; (12)
Где A = (Atun* a)/(Xtun * (Cpp + Cgox +Ctun)); (13)
B = b * Xtun; (14)
E1 =exp[ B/(Kw * (Vg + Vti — Vt(0)))]; (15)
E2 =exp[ B/(Vd * Ke + Kw * Vt(0) + Kw* Vti)]; (16)
Vt(0) это пороговое напряжение ячейкипри t = 0, которое не может быть спутано сVti – пороговое напряжение нейтральнойячейки. Atun это область тонкого окисла. Надоотметить, что в уравнении (11) пороговое напряжение остается практическинеизменным при t = 0, если Vgприкладывается на время меньшее, чем“характеристическая временная константа” t, которая определяется следующим выражением:
t =(1/AB) * exp[ B/(Kw * (Vg + Vti– Vt(0)) ]; (17)
При больших значенияхвремени t пороговое напряжение асимптотическиприближается к кривой описанной следующим уравнением:
Vtw(t)= Vti + Vg – [ B/(Kw * ln(A * B * t)) ]; (18)
Аналогичное выражение дляоперации стирания выводится из уравнения (12). Это приближение полезноиспользовать при проектировании ячеек памяти, а также оно может быть примененодля оценки времени программирования, порога окна, операционного времени для любогонабора параметров ячейки(A, B, Vti, Kw,Ke).
3.2 Полнаямодель ячейки
3.2.1Расчет плавающего затвора и потенциалов канала
Эквивалентная схемаячейки памяти ЭСППЗУ с учетом паразитных емкостей и емкостей обедненного слояпредставлена на рис.8. Эффект утечки дырок в подложку исключен и предположим,что ячейка у нас спроектирована. Cgs и Cgd этоемкости перекрытия подзатворного диэлектрика, Cfldэто емкость области окисла междуплавающим затвором и подложкой. Падение напряжения на емкости обедненного слояравно fs и fsnдля канала и n+ областисоответственно. Накопившийся на плавающем затворе заряд Qfg это сумма зарядов всех емкостей:
Qfg = Cpp(Vfg – Vg) + Cgd(Vfg – Vd) + Cfld(Vfg – Vsub)
+ Ctun(Vfg – (VD — ½fsn½))+ Cgs(Vfg-Vs)
+ Cgox(Vsub +½fs½)); (19)
Во время записи в областиn+ накапливается заряд и fsn принимается равным нулю. Каналформируется так, что поверхность канала и свободный исток составляют напряжениена стоке Vd = 0. Таким образом, Vfg может быть вычислено из соотношения(19).
Во время стирания fsn принимается постоянной. Состояниеповерхности канала определяет следующий способ нахождения Qfg: во-первых, истощение принято ипоследний часть в уравнении (17) может быть заменена следующим выражением:
Qdep= Ach * (2q * esi * e0 * Nb * fs)-2 (20)
Для предполагаемогоусловия Vfg связано с fs следующим соотношением:
Vfg =Vfb + fs + Ach/Cgox * (2q * esi * e0 * fs)-2 (21)
Это выражение включенноев выражение (17) и равнодействующее квадратичное уравнение решено для (fs)-2. Если уравнение неимеет положительных решений, то поверхность канала накоплена и fs берется равным 0. Напряжение наистоке эквивалентно fs.Уравнение (17) решено для Vfg с учетом fs.
/>
Рисунок 8
4.ЭКСПЕРИМЕНТАЛЬНАЯ ЧАСТЬ
4.1 Запоминающаяячейка
В настоящее время на НПО“Интеграл” используются две разновидности конструкции запоминающей ячейки дляЭСППЗУ: обычная и её масштабированная (уменьшенная) топологическая модификация.Конструктивно ячейки состоят из адресного транзистора (транзистора выборки) итранзистора с «плавающим» затвором, на котором хранится информация.
Для сравнения нами былпроведен анализ аналогов ЭСППЗУ, производимых некоторыми зарубежными фирмами: Siemens и Philips.
На всехпроанализированных образцах ЭСППЗУ, произведенных фирмой Philips (PCF 8582, PCF 8594, PCF 85116), используются различныетопологические рисунки запоминающего элемента. Аналогична ситуация и у фирмы Siemens (SDA 2586, SDE 2526).
На рисунке 9 приведенаэлектрическая схема запоминающей ячейки ЭСППЗУ одного из иностранных аналогов,а на рисунке 10 – ее топологический чертеж.
Основные отличия вэлектрических схемах запоминающих ячеек ЭСППЗУ отечественной разработки и ееиностранного аналога состоит в том, что они имеют различную организацию.
Топологическая площадьзапоминающего элемента аналога 5,0 мкм ´ 11,25 мкм » 56,25 мкм2, а площадь ячейки, разработанной на НПО“Интеграл” равна 11,0 мкм х 18,5 мкм = 203,5 мкм2.Это связано с разными нормами топологического проектирования элементной базы(0,6 мкм у аналога и 1,0 мкм на НПО “Интеграл”).
Необходимо отметить, чтокорректное сравнение различных запоминающих ячеек затруднительно. Выборконкретного варианта реализации топологии зависит от множества факторов: нормпроектирования элементной базы и технологического процесса их изготовления,схем электрических блоков обрамления матрицы запоминающего устройства(дешифраторы, разрядная схема, усилители считывания, схемы управления напряжениемпрограммирования), статических, динамических, надежностных характеристик всегоустройства, режимов программирования и многого другого.
Более детальный анализ иформирование требований к параметрам ячейки могут быть осуществлены после моделированиямикросхемы.
/> /> /> /> /> /> /> /> /> /> />
Подключение к шине «земля» при чтении информации /> /> />
Рисунок 9.Схема электрическая запоминающей ячейки
/>/>/>/>/>/>/>
Т1
11.25 мкм />/>/>/>/>/>
5.0 мкм Рисунок 10. Топологиязапоминающей ячейки
4.1.1Методика исследования элементной базы ЭСППЗУ
Физика работызапоминающего элемента ЭСППЗУ требует подачи на нее довольно высоких уровнейнапряжения при записи информации. Что накладывает ряд специфических требованийна элементную базу как самой запоминающей ячейки, так и кристалла микросхемыцеликом.
Напряжение поступающее назапоминающую ячейку в режиме программирования составляет ~ 15 ¸ 20 В и формируется встроеннымна кристалле источником и подается к ячейке посредством цепочки коммутирующихп-канальных транзисторов. Типовая схема передачи напряжения от источника кзапоминающей ячейке приведена на рисунке 11.
Необходимостьиспользования для передачи напряжения программирования п-канальных транзисторовопределяет потери в его величине на выводах ячейки относительно напряжения источника.
Напряжение Uпрог.поступающее на запоминающую ячейку определяется следующим образом:
Uпрог = Uист – 2 (UTN+ h Uпрог) (22),
где: UTN — порог п-канального транзистора (без смещения подложки);
h — коэффициент влияния подложки;
Uист- напряжениеисточника вырабатывающего высокое напряжение на кристалле.
Максимально достижимоезначение напряжения источника ограничивается пробивными и пороговыминапряжениями его элементов. Достижение режима работы запоминающей ячейки призаписи информации с учетом соотношения емкостей управляющего и туннельногоокисла иллюстрируется на рисунке 12
Схема передачи
/>
Рисунок 11
Рабочий режимзапоминающей ячейки
Рисунок 12
/>
Основнымихарактеристиками, которые определяют работоспособность и надежность ячейки,являются соотношение емкостей между обкладками транзистора с “плавающим”затвором (параметр отвечает за величину напряжения на “плавающем” затворе припрограммировании) и разность токов при чтении информации различных состоянийячейки.
Для эффективногопрограммирования соотношение ёмкостей должно быть ³ 1,0. При соотношении 1,0 ктуннельному окислу в режиме программирования прилагается напряжение, равноеполовине “высокого”, что достаточно для протекания туннельного тока при dox = 80 – 85 A. У анализируемого образца данноесоотношение равно 1,1.
Ток ячейки, при прочихравных условиях, определяется эффективной шириной адресного и “плавающего” транзисторови, безусловно, уровнем заряда, записанного на “плавающем” затворе.
Для элементной базыЭСППЗУ в отличие от стандартных КМОП ИС очень важными параметрами элементнойбазы являются:
1. Значения и разброспороговых напряжений рабочих транзисторов.
2. Пробивные напряженияэлементов, с помощью которых формируется и подается к запоминающей ячейкепрограммирующее напряжение.
3. Пороговые напряженияпаразитных структур, прилегающих к элементам обеспечивающим формирование Uпрог.
4. Тип подложки исобственная структура транзисторов, определяющие коэффициент влияния напряжениясмещения истока относительно напряжения подложки на пороговое напряжение ключевыхтранзисторов, осуществляющих передачу программирующего напряжения к выбранномузапоминающему элементу.
5. Емкости туннельного имежслойного (между управляющим и плавающим затвором) окислов.
4.2Результаты исследования элементной базы
Учитывая приведенные вышетребования, были отобраны тестовые структуры, на которых проводилиськомплексные измерения параметров элементной базы ЭСППЗУ.
4.2.1Исследование характеристик туннельного окисла запоминающего элемента
Вольтамперныехарактеристики туннельного окисла снимались непосредственно на структуре,входящей в состав запоминающей ячейки. Измерения проводились для напряженияобоих полярностей при температуре +20, +85 и +125°С.
Результаты измерений(представлены в форме графиков в приложении 2) были подвергнуты компьютернойматематической обработке и приведены на рисунке 13.
Полученные результатыпоказывают симметричность вольт-амперной характеристики туннельного окисла приразной полярности приложенного напряжения и слабую зависимость от температуры,что подтверждается научными литературными источниками. Для упрощения рисунке14, на нем не приведены кривые, полученные при температуре +85оС.
4.2.2Эквивалентная схема замещения туннельного окисла
Важным этапом разработкимикросхем ЭСППЗУ является моделирование электрической схемы. В настоящее времяполное моделирование затруднено в связи с отсутствием модели запоминающейячейки. Основным препятствием к ее созданию является отсутствие схемы замещениятуннельного окисла в составе библиотек программных пакетов системпроектирования.
Однако на элементахбиблиотек этих систем возможно создание схем, которые позволят обеспечитьэлектрические характеристики имитирующие поведение туннельного окисла в составезапоминающей ячейки и запоминающая ячейка в целом в режимах записи и чтенияинформации.
Вольтамперныехарактеристики туннельного окисла
/>
Рисунок 13
Нами предложено триварианта эквивалентной схемы замещения туннельного окисла. Туннельный окиселможет быть замещен двумя встречно включенными МОП транзисторами (рисунок 14),системой диодов и стабилитронов (рисунок 15) или двумя встречно включеннымиисточниками тока управляемыми напряжением (рисунок 16)
В данном дипломномпроекте будет рассмотрена схема замещения на источниках тока управляемыхнапряжением.
/>
Рисунок 14
/>
Рисунок 15/> /> /> /> /> /> /> /> /> /> /> /> />
/>/> /> /> /> /> /> />
/> />
Рисунок 16
4.2.3Построение и расчет ячейки ЭСППЗУ
Модель ячейкипредставлена на рисунке 16. Ее моделирование проводилось со всеми предложеннымивыше схемами замещения. Однако в силу сложности обеспечения параметровтуннельного окисла с помощью систем параметров элементов входящих в состав этихсхем замещения была найдена еще одна. В основе этой схемы замещения лежитисточник тока управляемый напряжением. Причем схема состоит из двух такихисточников, включенных параллельно, но с разными направлениями токов. Такоевключение позволяет заменить туннельный окисел при обеих полярностях напряженияв режимах стирания и записи информации. Замещение туннельного окисла, такимобразом, позволяет точно описать токовую характеристику и исключить влияниекаких-либо других параметров из системы параметров других схем замещения, такихкак емкость, сложность обеспечения требуемого порогового напряжения и т.д.
Результаты построениятоковой характеристики источников замещающих туннельный окисел в модели, всравнении с измеренными на образцах, приведены на рисунке 17. Как видно изрисунка обе характеристики совпадают с высокой точностью.
Разработанная модельпредставлена на рисунке 18, а на рисунке 19 представлены SPICE-параметры этой модели. В этой схемедва источника тока управляемых напряжением G1 и G2 моделируют параметры туннельногоокисла, транзистор М112 является транзистором выборки, а транзисторМ111 активным транзистором-транзистором с плавающим затвором.Емкость С1 между плавающим и управляющим затворами представленная нарисунке 20 и рассчитывается по формуле(22), емкость C14 рассчитывается по формуле (23) и представлена на рисунке 21
C15=(e * e0 * Wcf* Lf)/d1 (23)
C14=(e * e0 * Wcf* 2Lперекр)/d1 (24)
Где Wcf–это ширина области перекрытия. Lf и Lперекр — длина области перекрытия, а d1 –это толщина диэлектрика между затворами.
Емкость C17, показанная на рисунке 22рассчитывается по формуле (24) и учитывается в расчете внутренних емкостейтранзистора М111. Активная емкость нырка без учета емкоституннельного окисла рассчитывается по формуле (25) и показана на рисунке 23.
C17=(e * e0 * Wк * Lк)/d1 (25)
C16=(e * e0 * Wк * Lн)/d1 (26)
Где Wк ширина канала, а Lк и Lн длина канала и нырка соответственно.
Фактическая же емкостьтуннельного окисла показана на рисунке 24 и рассчитывается по формуле (26).
C18=(e * e0 * Wт.о. * Lт.о.)/d1 (27)
Где Wт.о. и Lт.о ширина и длина туннельного окисла соответственно
/>
Рисунок 17
/>
Рисунок 18
C14 1 2 0.005P
C15 2 3 0.3P
C16 4 2 0.04P
C17 4 4 .1P
C18 4 2 0.005P
G5 4 2 TABLE{V(4,2)} =
+(0,0)(1,0)(2,0)(3,0)(4,0)(5,0)(6,0)(7,0)(8,10N)(8.5,50N)(9,200N)(9.5,600N)(9.8
+,1000N)(20,13U)(25,19U)
G6 2 4 TABLE{V(2,4)} =
+(0,0)(1,0)(2,0)(3,0)(4,0)(5,0)(6,0)(7,0)(8,10N)(8.5,50N)(9,200N)(9.5,600N)(9.8
+,1000N)(20,13U)(25,19U)
M111 4 2 1 012MSC L=2U W=3U
M112 5 6 4 012MSC L=4U W=5U
M115 1 7 0 012MSC L=1.4U W=6U
RG5 4 21G;added by G5
RG6 2 41G;added by G6
V1 6 0 PWL 0M0 1M 5 9M 5 11M 5 19M 5 21M 15 29M 15 31M 5 40M 5
V2 3 0 PWL 0M0 1M 14 9M 14 11M 0 19M 10 21M 0 29M 0 31M 0 {40M -10}
V3 7 0 PWL 0M0 9M 0 11M 5 19M 5 21M 0 29M 0 31M 5 40M 5
V4 5 0 PWL 0M0 9M 0 11M 5 19M 5 21M 15 29M 15 31M 5 40M 5
**** sram32k*8
.MODEL 12MSCNMOS (LEVEL=3 VTO=650M L=1.4U W=50U GAMMA=350M LAMBDA=20M RD=30
+ RS=30 IS=0PB=750M CGSO=200P CGDO=200P CJ=360U CJSW=350P MJSW=250M TOX=25N
+NSUB=4.000000E+016 TPG=1 XJ=350N LD=220N WD=200N UO=550 VMAX=150K DELTA=3.7
+ THETA=35META=15M KAPPA=700M T_MEASURED=27)
*.OPTIONS ACCTLIST OPTS ABSTOL=1UA CHGTOL=.01pC CPTIME=1G DEFL=100u DEFW=100u
+ DIGDRVF=2DIGDRVZ=20K DIGERRDEFAULT=20 DIGERRLIMIT=10000 DIGFREQ=10GHz
+DIGINITSTATE=0 DIGIOLVL=2 DIGMNTYMX=2 DIGMNTYSCALE=0.4 DIGOVRDRV=3
+ DIGTYMXSCALE=1.6GMIN=1p ITL1=100 ITL2=50 ITL4=10 ITL5=0 LIMPTS=0 PIVREL=1m
+ PIVTOL=.1pRELTOL=1m TNOM=27 TRTOL=7 VNTOL=1u WIDTH=80
.END
Рисунок 19
/>
Рисунок 20
/>
Рисунок 21
/>
Рисунок 22
/>
Рисунок 23
/>
Рисунок 24
Для оценки возможностеймодели ячейки разработана схема для расчета ее характеристик. Сигналы,обеспечивающие работу ячейки в составе ЭСППЗУ, имитируются источниками V1…V3.
Временная диаграммапостроена таким образом, что сначала осуществляется стирание информации, а потомчтение – определение порогового напряжения после стирания информации, записьинформации и опять чтение. При этом, изменяя амплитуды и длительность сигналовисточников V1…V3 можно оценить все необходимыепараметры ячейки ЭСППЗУ в реальных режимах работы устройства и определитьпороговые напряжения, токи считывания информации для определения необходимогопорогового напряжения на управляющем затворе для обеспечения устойчивогонапряжения во всем диапазоне питающих напряжений. Модель позволяетоптимизировать соотношения геометрических размеров элементов ячейки иминимизировать ее площадь по заданным параметрам технологической структурыэлементов.
Пример расчета приведенна рисунке 25, результаты же расчета в сравнении с измеренными параметрамиприведены на таблице 1. Данные приведены для длительности временипрограммирования 1ms.
Как видно из таблицы 1результаты лежат достаточно близко к измеренным. За тестовую ячейкупреднамеренно выбирается запоминающая ячейка экспериментальных образцовмикросхем, оптимизация конструкции которых проводится на основеэкспериментальных данных и занимает значительный отрезок времени и требуетбольших финансовых затрат.
Сравнительный анализполученных и экспериментальных результатов показывает, что ячейка требуетоптимизации, т.к. при задании уровня напряжения на управляющем затворе равного1,5 В пороговое напряжение активного транзистора с плавающим затвором превышаетего только при Uпрогр³14 В.
Для принятойтехнологической структуры это значение напряжения программирования являетсяграничным, т.е. область работоспособности микросхемы будет ограниченнойособенно в области низких значений питающих напряжений, что подтверждаетсярезультатами измерения образцов кристаллов микросхем ЭСППЗУ.
Для улучшения ситуациинеобходимо либо увеличить Uпрогр, либо изменить соотношение емкостейуправляющего и плавающего затворов в сторону увеличения емкости управляющегозатвора, либо изменить конструкцию и схемотехнику узлов интегральной схемы сцелью снижения напряжения на управляющем затворе в режиме чтения.
Таблица 4.1ПРОГРАММИРОВАНИЕ Uпрогр=12 В tпрогр=1 mS Uпрогр=13 В tпрогр=1 mS Uпрогр=14В tпрогр=1 mS Uпрогр=15 tпрогр=1 mS Uпрогр=16В tпрогр=1 mS Uпор, В Iст=0.1 мкА, Uс=Uз, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=Uз, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=Uз, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=Uз, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=Uз, Uи=0,Uп=0В Экпери-мент Моделиро-вание Экпери-мент Моделиро-вание Экпери-мент Моделиро-вание Экпери-мент Моделиро-вание Экпери-мент Моделиро-вание 0,10 0,21 0,60 0,49 1,30 1,41 1,90 2,08 2,60 2,73 0,02 0,032 0,60 0,51 1,25 1,34 1,90 2,03 2,60 2,71 0,12 0,23 0,60 0,71 1,25 1,35 1,90 2,05 2,60 2,70 0,00 0,05 0,25 0,35 0,75 0,80 1,50 1,63 2,00 2,11 0,00 0,031 0,24 0,33 1,15 1,28 1,60 1,71 2,15 2,23 0,00 0,04 0,30 0,41 1,10 1,22 1,30 1,41 2,20 2,30 0,25 0,31 0,95 1,00 1,60 1,72 2,20 2,29 2,90 3,00 0,25 0,33 0,95 1,07 1,60 1,71 2,20 2,31 2,80 2,93 0,25 0,35 1,05 1,16 1,50 1,63 2,40 2,52 2,90 3,01 СТИРАНИЕ Uстир=12 В tстир=1 mS Uстир=13 В tстир=1 mS Uстир=14В tстир=1 mS Uстир=15 tстир=1 mS Uстир=16В tстир=1 mS Uпор, В Iст=0.1 мкА, Uс=2В, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=2В, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=2В, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=2В, Uи=0,Uп=0В Uпор, В Iст=0.1 мкА, Uс=2В, Uи=0,Uп=0В Экпери-мент Модели-рование Экпери-мент Модели-рование Экпери-мент Модели-рование Экпери-мент Модели-рование Экпери-мент Модели-рование +0,85 +0,9 +1,24 +1,3 -1,50 -1,4 -2,14 -2,03 -3,50 -3,41 +0,95 +1,0 +0,32 +40,41 -1,54 -1,49 -2,40 -2,34 -3,42 -3,31 +1 +1,1 +0,4 +0,49 -1,40 -1,3 -2,70 -2,61 -4,00 -3,91 +1,1 +1,22 +0,4 +0,51 -1,37 -1,25 -2,32 -2,25 -3,30 -3,19 +1,1 +1,25 +0,4 +0,53 -1,28 -1,19 -2,30 -2,21 -3,34 -3,25 /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> />
СПИСОКИСПОЛЬЗУЕМОЙ ЛИТЕРАТУРЫ
1. Статьи из IEEE JOURNAL OF SOLID-STATE CIRCUITS:
2. “A16kbit EEPROM Using n-Channel Si-Gate MOS Technology” June1980, number 3, vol.sc-15; TAYAAKI HAGIWARA, YUJI YANSUDA, RYUJI KONDO, SHIN-ICHI MINAMI, TOSHIROAOTO, and YOKICHI ITOH.
3. “ A16kbit EEPROM Employing New Array Architecture and Designed-In ReliabilityFeatures” October1982, number 5, vol. sc-17; GIORA YARON, S. JAYASIMHA PRASAD,MARK S. EBEL, and BRUCE M. K. LEONG.
4. “ A128kbit Flash EEPROM Using Double-Polysilicon Technology” October1987, number5, vol. sc-22; GHEORGHE SAMASHISA, CHIEN-SHENG SU, YU SHENG KAO, GEORGESMARANDOIU, CHENG-YUAN MICHAEL WANG, TINGWONG, CHENMING HU.
5. “A 50-nsCMOS 256K EEPROM ” October 1988 number 5 vol.23; TAH-KANG J.TING, THOMASCHANG,TIEN LIN,CHING S. JENQ,KENNETH L. C. NAIFF.
6. “An 80ns32K EEPROM Using the FETMOS Cell”October1982 number 5, vol. sc-17 ;CLINTONKUO,JOHN R. YEARGAIN,WILLIAM J. DOWNEY,KERRY A.ILGENSTEIN,JEFFREYR.JORVIG,STEPHEN L.SMITH,ALAN R. BORMANN.
7. “AnEnhanced 16K EEPROM” October 1982 number 5 vol.sc-17; LUBIN GEE, PEARL CHENG,YOGENDRA BOBRA,RUSTAM MENTA.
8. “A5-V-ONLY one-Transistor 256K EEPRON with Rage-Mode Erase” August 1989 number 4vol.24; TAKESHI NAKAYAMA, YOSHIKAZU MIYAWAKI, KAZUO KOBAYASHI, YASUSHI TERADA,HIDEAKI ARIMA,TAKAYUKI, MATSUKAWA,TSUTOMU YOSHIHARA.
9. “AnExperimental 4-Mbit CMOS EEPROM with a NAND-structured Cell” October 1989number 5 vol.24;MASAKI MOMODOMI,YASUO ITOH,RIICHIRO SHIROTA,YOSHIHISAIWATA,RYOZO MAKAYAMA,RYOUHEI KIRISAWA,TOMOHARU TANAKA,SEIICHI ARITOME,TETSUOENDOH,KAZUNORI OHUCHI,FUJIO MASUOKA.
10. “120-ns128K /8bit/64K/16bit CMOS EEPROM’S” October 1989 number 5 vol.24;YASUSHITERADA, KAZUO KOBAYASHI,TAKESHI NAKAYAMA,MASANORI HAYASAIKOSHI,YOSHIKAZUMIYAWAKI,NATSUO AJIKA, HIDEAKI ARIMA,TAKAYUKI MATSUKAWA,TSUTOMU YOSHIHARA.
11. “Yieldand Reliability of MNOS EEPROM Products” December 1989 number 6 vol.24;YOSHIAKI KAMIGAKI,CHIN-ICHI MINAMI,TAKAAKI HAGIWARA,KAZUNORI FURUSAWA,TAKESHIFUURUNO,KEN UCHIDA,MASAAKI TERASAWA,KOUBU YAMAZAKI.
12. “A High-DensityNAND EEPROM with Block-Page Programming for Microcomputer Applications” April1990number 2 vol.25 ;YOSHIHISA IWATA,MASAKI MOMODOMI,TOMOHARU TANAKA,HIDEKOOODAIRA,YASUO ITOH,RYOZO NAKAYAMA,RYOUHEI KIRISAWA,SEIICHI ARITOME,TETSUOENDOH, RIICHIRO SHIROTA,KAZUNORI OHUCHI,FUJO MASUOKA.
13. “A60-ns 16Mb Flash EEPROM with Program and Erase Sequence Controller” November1991 number 11 vol.26;TAKESHI NAKAYAMA,SHIN-ICHI KOBAYASHI,YOSHIKAZUMIYAWAKI,YASUSHI TERADA,NATSUO AJIKA,MAKOTO OHI,HIDEAKI ARIMA,TAKAYUKIMATSUKAWA,TSUTOMU YOSHIHARA,KIMIO SUZUKI.
14. “ADual-Mode Sensing Scheme of Capacitor-coupled EEPROM Cell” April 1992 number 4vol.27; MASANORI HAYASUIKOSHI ,HIDETO HIDAKA,KAZUTAMI ARIMOTO, KAZUYASUFUJISHIMA.
15. “A512-kb Flash EEPROM Embedded in a 32-b Microcontroller” April 1992 number 4vol.24; CLINTON KUO,MARK WEIDNER,THOMAS TOMS,HENRY CHOE,KO-MIN CHANG,ANNHARWOOD,JOSEPH JELEMENSKY,PHILIP SMITH.
16. “A5-v-Only Operation0.6 mm Flash EEPROM with Row Decoder Scheme in Triple-Well Structure”November 1998 number 11 vol.27; AKIRA UMEZAWA ,SHIGERU ATSUMI,MASAOKURIYAMA,HIRONORI BANDA,KEN-ICHI IMAMIYA,KIYOMI NARUKE,SEIJI YAMADA,ETSUSHIOBI,MASAMITSU OSHIKIRI,TOMOKO SUZUKI,SUMIO TANAKA.
17. “High-VoltageRegulation and Process Consideration for High-Density 5V-Only EEPROM’S ”October1983 number 5 vol. sc-18; DUANE H. OTO,VINOD K. DHAM, KEITH H. GUDGER,MICHAELJ. REITSMA, GEOFFREY S. GONGWER,YAW WEN HU,JAY F. OLUND,H.STANLEY JONES,SIDNEYT. K. NIEH.
18. “A 16kbit Smart 5V-Only EEPROM with Redundancy”. October 1983 number 5vol.sc-18;ELROY M. LUCERO,NAGESH CHALLA ,JULIAN FIELDS,JR.
19. “A35-ns 64K EEPROM” October 1985 number 5 vol.sc-20;CAMPBELL,DAVID L. TENNANT,JAY F.OLUND,ROBERT B. LEFFERTS,BRENDAN T. CREMEN,PHILIP A. ANDREWS.
20. “ATemperature-and Process Tolerant 64K EEPROM .”October 1985 number 5vol.sc-20;COLIN S.BILL,PAUL I. SUCIU, MICHAEL S. BRINER, DARRELL D. RINERSON.
21. “AnExperimental 5-V-Only 256-kbit CMOS EEPROM with a High-PerformanceSingle-Polysilicon Cell”. October 1986 number 5 vol.sc-21; JUN-ICHI MIYAMOTO,JUN-ICHI TSUJI-MOTO,NAOHIRO MATSUKAWA,SHIGERU MORITA,KAZUYOSI SHINADA,HIROSHINOZAWA,TETSUA IIZUKA.
22. “AFour-state EEPROM using Floating-Gate Memory Cells ”June 1987 number 3vol.sc-22; CHRISTOPH BLEIKER, HANS MELCHIOR.77