Узнать стоимость написания работы
Оставьте заявку, и в течение 5 минут на почту вам станут поступать предложения!
Реферат

Реферат по предмету "Коммуникации и связь"


Розробка HDL-моделі та компютерне моделювання паралельного логічного контролера циклічної дії

Розробка hdl-моделі та комп’ютерне моделювання паралельного логічного контролера циклічної дії
HDL-модель паралельного логічного контролера циклічної дії реалізовано мовою опису апаратури AHDL у середовищі MAXplus+II (проект — cyclomat_canon). Для наочності файл верхнього рівня ієрархії реалізований у графічному редакторі (рис.1).
Алгоритм функціонування паралельного логічного контролера циклічної дії описується таблицями станів та переходів (табл 1,2).
Таблиця 1. Таблиця станів (мікроциклів)
Найменування технологічної операції та групи операцій (мікроциклів)
Z
№ кроку в мікроциклі
W
Команди керування
C
Очікуваний стан вхідних сигналів
B
Сигнал закінчення
мікроциклу
ENDmс
Операція 0.0.


Операція .1.
1
1
1


Операція .2.
2
1
1
1
Операція 1.0.
10
10


Операція 1.1
1
11
11


Операція 1.2
2
12
12


Операція 1.3
3
1
2
Операція 2.0.
20
20


Операція 2.1
1
21
21


Операція 2.2
2
22
22


Операція 2.3
3
22
1
Таблиця 2. Таблиця переходів між станами (мікроциклами)
Номер поточного стану (мікроциклу)
Zp
Вхідний стан
A
Контроль сигналу закінчення мікроциклу
ENDмс
Наступний стан (мікроцикл)
Zk
1
1
1
1
2
1
2
2
3
1
1
2
4
х
Блок пам'яті bpцикломата являє собою параметричний модуль, що забезпечує:
багаторазову перевірку правильності прийняття керуючих рішень, причому час між перевірками задається параметром period1;
період, після якого забезпечується скидання (обнуління) блоку пам'яті при відсутності стабільності інформації на вході блоку пам'яті задається параметром period2;--PAGE_BREAK--
кількість дискретних входів задається параметром width.
Параметри c1_widthта c2_widthнеобхідні для завдання розрядності лічильників, що забезпечують реалізацію функції виміру часових параметрів.
Логічна структура блоку пам'яті bp(див. рис.2) містить наступні функціональні вузли:
тактовий генератор ТГ,
лічильник С1, призначений для формування сигналу Е, що являє собою імпульс із тривалістю в один такт сигналу синхронізації С и формується періодично з інтервалом часу t',
лічильник С2, що забезпечує підрахунок кількості виконаних перевірок правильності реалізації логічних функцій ω,
лічильник С3, що забезпечує скид регістра RG2, якщо на виході Q лічильника С2 протягом заданого інтервалу часу не формується сигнал логічної 1,N"-розрядні регістри пам'яті RG1 і RG2,N"-розрядна схема порівняння.
/>/>
Рис.1. Файл верхнього рівня ієрархії в графічному редакторі
Рис.2. Логічна структура блоку пам’ятіbp
Блок пам'яті bpпрацює таким чином. Вхідні сигнали q (t) [N". .1] надходять на входи регістра RG1 D [N". .1] і схеми порівняння а [N". .1].
На виходах регістра RG1 формуються сигнали Q [N". .1], що надходять на входи регістра RG2 D [N". .1] і схеми порівняння b [N". .1].
У випадку зміни стану вхідних сигналів q (t) [N". .1] сигнали на входах а [N". .1] і b [N". .1] схеми порівняння стають нееквівалентними, у результаті чого на виході a¹b схеми порівняння формується сигнал логічної 1, що надходить на вхід R лічильника С2 і забезпечує його скид.
При надходженні чергового імпульсу Е на вхід Е регістра RG1 виконується запис інформації, що надходить на його входи D [N". .1]. У результаті цього сигнали на входах а [N". .1] і b [N". .1] схеми порівняння стають еквівалентними і вихідний сигнал схеми порівняння a¹b приймає значення логічного 0.
Далі лічильник С2 здійснює підрахунок імпульсів Е, що надходять на його вхід Е з виходу лічильника С1.
У випадку, якщо лічильник С2 дорахує до заданого значення n (що означає успішне виконання n-кратної перевірки), на його виході Q буде сформований сигнал логічної 1, що надходить на вхід Е регістра RG2, забезпечуючи таким чином запис інформації і формування сигналів q (t-1) [N". .1] на виході блоку пам'яті.
Якщо наступна зміна вхідних сигналів q (t) [N". .1] відбудеться до того, як лічильник С2 дорахує до n, лічильник С2 знову буде обнулений і підрахунок імпульсів Е буде виконуватись спочатку.
Структурна схема HDL-моделі блоку пам’яті bpприведена на рис.3. Результати моделювання компонентів bp_rg, bp_compare, bp_counterприведені на рис 4 — 6.
Результати моделювання блоку пам’яті bpнаведені на рис.7.
Рис.3. Структурна схема HDL-моделі блока пам’яті bp
/>
Рис.4. Результати моделювання компонента bp_rg
/>
Рис.5. Результати моделювання компонента bp_compare
/>
Рис.6. Результати моделювання компонента bp_ counter
/>
Рис.7. Результати моделювання блоку пам’яті bp
Комбінаційна схема KS1 реалізує логічну функцію λ відповідно до таблиці переходів, наведеної на рис.2.
Опис функції λ с використанням конструкцій CASE і IF THEN виглядає так:
CASE zi [] IS
WHEN 0 =>
IF a [] == 1 and kp then z [] = 1;
ELSE z [] = 0;
END IF;
WHEN 1 =>
IF a [] == 2 and kp then z [] = 2;
ELSE z [] = 1;
END IF;
WHEN 2 =>
IF a [] == 3 and kp then z [] = 1;
ELSIF a [] == 4 then z [] = 0;
ELSE z [] = 2;
END IF;
END CASE;
Для опису функцій χ, δ, δ' у блоці RS2_3 використана конструкція TABLE:
TABLE zi [1. .0], w [1. .0] => b [7. .0], ENDmc, c [7. .0] ;
0, 0 => 0, 0, 0;
0, 1 => 1, 0, 1;
0, 2 => 0, 1, 1;
1, 0 => 10, 0, 10;
1, 1 => 11, 0, 11;
1, 2 => 12, 0, 12;
1, 3 => 0, 1, 0;
2, 0 => 20, 0, 20;
2, 1 => 21, 0, 21;
2, 2 => 22, 0, 22;
2, 3 => 0, 1, 22;
END TABLE;
Схема скидання лічильника countвиконана з використанням примітивів DFF, NOT, AND2, які виділяють передній фронт сигналу на виході resetблоку пам'яті шляхом формування імпульсу тривалістю в один такт сигналу синхронізації.
Фрагмент результатів моделювання паралельного логічного контролера циклічної дії наведено на рис.8.
/>/>
Рис.8. Фрагментрезультатів моделювання паралельного логічного контролера циклічної дії


Не сдавайте скачаную работу преподавателю!
Данный реферат Вы можете использовать для подготовки курсовых проектов.

Поделись с друзьями, за репост + 100 мильонов к студенческой карме :

Пишем реферат самостоятельно:
! Как писать рефераты
Практические рекомендации по написанию студенческих рефератов.
! План реферата Краткий список разделов, отражающий структура и порядок работы над будующим рефератом.
! Введение реферата Вводная часть работы, в которой отражается цель и обозначается список задач.
! Заключение реферата В заключении подводятся итоги, описывается была ли достигнута поставленная цель, каковы результаты.
! Оформление рефератов Методические рекомендации по грамотному оформлению работы по ГОСТ.

Читайте также:
Виды рефератов Какими бывают рефераты по своему назначению и структуре.

Сейчас смотрят :

Реферат А. А. Новикова медиаобразованиЕ в ведущих странах Запада
Реферат Пакаха
Реферат Изготовление и разработка костюма для женщины младшей возрастной группы
Реферат О логике и со-бытии
Реферат Особенности государственно-политического развития Франции: статус и полномочия президента
Реферат Les Miserables Essay Research Paper Les Miserables
Реферат Интерпретация и моделирование деформирования массивов скальных пород около выработанных пространств при разработке рудных месторождений
Реферат Антигены, основные свойства. Антигены гистосовместимости. Процессинг антигенов
Реферат Камю Альбер
Реферат Внешняя политика России во второй половине XIX в
Реферат Равновесие между жидкостью и паром
Реферат Review The Mechanical Turk By Tom Standage
Реферат Методы сохранения памятников из камня от внешних атмосферных воздействий
Реферат Vi международная Олимпиада по экономическим, финансовым дисциплинам и вопросам управления
Реферат Понятие мировоззрения и его связь с философией