Бердянский университет бизнеса и менеджмента
Расчетно-графическаяработа
подисциплине “Архитектура компьютеров”
Вариант№ 25
Научныйруководитель: Харих А.Д.
Выполнил:Короткий С.А.
Бердянск2010 г.
Вариант№25
Cоставить схемуконтроллера, выполняющую по шине ISA компьютера IBM PC прием байта данных(8-разрядное слово) с шины данных в порт ввода-вывода по шестнадцатеричномуадресу 1B и передачу этого слова по последовательной шине RS-232 со скоростью 102400бит/сек с применением делителя частоты генератора с коэффициентом 3.Контроль готовности порта реализовать по 7-му разрядурегистра состояния по адресу 1A. Описать алгоритм работы всейсхемы в целом и каждой микросхемы отдельно. Использовать логические микросхемы,триггеры, регистры, мультиплексоры, счетчики, буферные шинные формирователиТТЛ-серии К155, ТТЛШ-серии К555, биполярной серии К1102.
Описаниефункционирования схемы
Дляпроектируемой схемы входными со стороны локальной шины ISA являются 8 разрядовшины адреса А0-А7, 8 разрядов шины данных D0-D7, управляющие сигналышины строб адреса ALE, запись в порт IO/W, чтение порта IO/R, системный сброс Reset; со стороны последовательного интерфейса готовностьвнешнего устройства DSR. Выходным на шину ISA является 7-й разряд шины данных D3 (готовность контроллерадля приема данных от микропроцессорной системы); выходным на последовательныйинтерфейс является сигнал передаваемых данных от проектируемого устройства TXD.
При включениикомпьютера и при выполнении команды сброса от микропроцессорной системыподается сигнал Reset. Он через схему 2-И ( D17.2) приводит в исходное состояние триггерготовности D10,что соответствует логической «1» на выводе 06. В это же состояние триггерустанавливается по окончании передачи данных в последовательный интерфейс припереполнении счетчика переданных битов D9. На время передачиданных триггер готовности находится в состоянии «не готов», что соответствуетлогическому «0» на выводе 06 триггера. По заданному алгоритму работымикропроцессорная система должна опросить готовность устройства передпересылкой очередного байта данных, при этом необходима готовность приемника DSR по последовательномуинтерфейсу. Логика сборки реализована на схемах D15.6, D17.3. Опрос 7-го разрядапрограмма производит через шинный формирователь D2. При этом на выводе Тформирователя, определяющем направление передачи данных, устанавливаетсялогическая «1» с помощью логических схем D15.2, D15.3., D15.4, D17.1, D19.1.
Тактовыйгенератор выполнен на схемах D16.1, D16.2 с обратными связями и кварцевомрезонаторе ZQ 2457.6 КГц. После пересчета и деления на 3 (D14, D13, D16.4,D20.1) импульсы с заданной частотой 102400 Гц подаются на счетный вход 05 счетчикабитов передачи D9. Выходы счетчика управляют адресными входами А0, А1, А2, А3мультиплексора D8, подключая по очереди с заданной частотой информационныевходы мультиплексора (D0… D15) к выходу 10 этого преобразователя кода изпараллельного в последовательный. Для выработки стартового бита посылки низкимуровнем вход 06 заземлен. Для выработки стопового бита посылки высоким уровнеми временного разделения посылаемых байтов на входы 16…20 подается логическая«1» через резистор 1.2 Ком. В последовательный интерфейс данные передаются налинию TXD через передатчик D11.
Для записиочередного кода на шине ISA выставляется активный сигнал ALE (строб адреса),проходящий через формирователь D3, который инвертируется D15.3 и подаетсяотрицательным уровнем на разрешающие входы дешифраторов D5, D6. Адрес, которыйнадо дешифрировать, передается через формирователь D1 и далее на дешифраторыD5, D6. Сигналы I/OR, I/OW после прохождения через формирователь D3 инвертируются на DD15.4, DD15.3 соответственно. Еслиготовность подтверждена, то на шине выставляется сигнал I/OW и адрес записи 1В. Онисобираются на сборке D17.1. Собранный сигнал поступает на синхровход 118-разрядного регистра D7 и, инвертируясь на DD15.5, поступает наустановочный вход триггера D10, устанавливая его выход 06 в «0». В этот же момент буфер D2 открывается сигналом сосборки D18.4и разрешается передача данных слева направо сигналом со сборки D15.1, поступающим на входТ буфера. Тогда буферный шинный формирователь D2 открыт, данныезаписываются в регистр, устанавливаются на его выходах и подготовлены дляпреобразования и передачи.
/>
Схема контроллера последовательного интерфейса
Выводы
В данной расчетно-графической работе было спроектированоустройство для приема 8-разрядного параллельного кода данных измикропроцессорной системы по локальной компьютерной шине ISA и передачиэтих данных во внешнее устройство по последовательному интерфейсу с заданнойскоростью передачи и анализом готовности.
В результатеданной работы были получены и закреплены практические навыки проектированияаппаратных контроллеров на основе стандартных функциональных микросхем среднейстепени интеграции.
Списоклитературы
1. Микропроцессоры и микропроцессорные комплекты интегральныхмикросхем. Справочник. Том 1 и 2. Абрайтис Б.Б., Аверьянов Н.Н., Белоус А.И. и др.– М.: Радио и связь, 1991. – 368с.
2. Микропроцессоры. Архитектура ипроектирование микро-ЭВМ. Организация вычислительных процессов. Под редакциейЛ.Н. Преснухина- М.: Высш.шк., 1986 г.
3. Микропроцессоры. К.Г. Самофалов, О.В. Викторов,А.К. Кузняк — К.: Техника, 1986 г.
4. Технические средства микропроцессорныхсистем. Дж. Коффрон — М.: Мир, 1983 г.
5. Электронные вычислительные машины и системы. Б.М. Каган- М.: Энергия, 1991 г.
6. Цифровая схемотехника. Е. Угрюмов — С.Пб: BHV, 2000 г.
7. Аппаратные средства РС. О.Колесниченко, И. Шишигин — С.Пб: BHV, 2000 г.