Министерствообразования и науки Российской Федерации
Московскийгосударственный технический университет им. Н.Э. Баумана
Калужскийфилиал
Факультетэлектроники, информатики и управления
Кафедра«Компьютерные системы и сети»
Пояснительнаязаписка к курсовой работе по дисциплине
«СхемотехникаЭВМ»
«Последовательный16-ти разрядный сумматор»
Калуга2007
Техническоезадание
Разработать16-ти разрядный последовательный сумматор двоичных чисел с фиксированнойзапятой. Обеспечить преобразование результата в код Грея и индикацию вдесятичном коде. Предусмотреть средства встроенного контроля. В качествеэлементной базы выбрать серию с низкой потребляемой мощностью.
Содержание
Введение
1. Теоретическая часть
1.1 Классификациясуществующих сумматоров
1.2 Последовательныйсумматор
1.3 Контроль работысумматора
1.4 Преобразования кода
2. Элементная база
2.1 Выбор и обоснованиеэлементной базы
2.2 Использованные элементы
3. Схемотехническоепроектирование
3.1 Блок опорных частот
3.2 Блок выбора числа
3.3 Блок ввода числа
3.4 Блок вывода числа
3.5 Блок преобразованийкода
3.6 Сумматор
Заключение
Список литературы
Введение
В основулюбого арифметико-логического устройства ЭВМ входит сумматор. Он выполняетоперации сложения и вычитания, причем операция вычитания в сумматорепредставляется, как операция сложения с отрицательным числом. Сумматориспользуется, как составная часть более сложных арифметико-логическихустройств.
В зависимостиот способа работы сумматоры бывают параллельные и последовательные. Впараллельном сумматоре сложение всех разрядов происходит практическиодновременно, а в последовательном – по очереди от младших разрядов к старшим.Может производиться сложение чисел, как с фиксированной, так и с плавающейзапятой.
Одна изважных характеристик сумматора – разрядность. Разряды подразделяются назнаковые и цифровые. Знаковые разряды содержат знак числа, цифровые содержатчисло, над которым выполняется операция сложения.
Существуют триосновных кода представления чисел: прямой, обратный и дополнительные. Припереводе из одного кода в другой изменяются только цифровые разряды. Знаковыеразряды остаются постоянными в любом коде.
В даннойработе был спроектирован последовательный 16-ти разрядный сумматор (2 знаковыхразряда и 14 цифровых) с фиксированной запятой. Сумматор выполняет сложениечисел в обратном коде. В случае, если после сложения знаковые разряды отличаются,фиксируется переполнение. В процессе схемотехнического проектирования сумматорабыли учтены такие особенности устройств последовательного действия, как подачасинхросигнала и согласование временных задержек.
1.Теоретическая часть
1.1 Классификациясуществующих сумматоров
Сумматор – этоэлектронный узел, предназначенный для выполнения микрооперации арифметическогосложения (суммирования) двух чисел (слов). При сложении двух чисел,представленных в виде двоичных кодов A (a0, a1,… an) и B (b0, b1,… bn) образуется сумма S (s0, s1,… sn). Значение i-x разрядов образуется всоответствии с правилом:
Si=ai+bi+pi-1; pi=0 – при (ai+bi+pi-1) = q,
где: Si – сумма в i‑м разряде, pi-1 – перенос из соседнегомладшего разряда, q – основание системы счисления.
Сумматорыклассифицируют:
– Попринятой системе счисления и кодирования различают: двоичные,двоично-десятичные, десятичные и др;
– Взависимости от количества входов и выходов бывают: сумматоры по модулю 2,полусумматоры и полные сумматоры;
– Поспособу организации процесса суммирования одноразрядной суммирующей схемы:комбинационного типа, накапливающего типа и комбинированные;
– Поспособу организации цепей переноса между разрядами: с последовательным, спараллельным, с групповым и с одновременным переносами;
– Поспособу обработки многоразрядных чисел различают: последовательные,параллельные и комбинированные.
Для сложениямногоразрядных чисел сумматор представляет собой набор одноразрядныхсумматоров, имеющих входы для слагаемых и переноса из младшего разряда и выходысуммы и переноса в старший разряд.
1.2Последовательный сумматор
Сумматор дляпоследовательных операндов содержит всего один одноразрядный сумматор,обрабатывающий числа последовательно разряд за разрядом, начиная с младшего.Сложив младшие разряды (a0и b0), одноразрядный сумматор вырабатывает сумму (s0) для младшего разрядарезультата и перенос (c0), который запоминается на один такт.
В следующемтакте складываются вновь поступившие разряды слагаемых (a1 и b1) с переносом из младшегоразряда (с0) и т.д. Условная схема последовательного n‑разрядногосумматора (рис. 1), помимо одноразрядного двоичного сумматора, содержитсдвигающие регистры слагаемых и суммы, а также триггер, запоминающий перенос. Регистрыи триггер тактируются сигналом ТИ.
/>
Рис. 1.Схема последовательного n‑разрядного сумматора.
1.3Контроль работы сумматора
Для контроляработы сумматоров часто применяют контроль по модулю два. Суть методазаключается в следующем:
пусть имеютсядва складываемых числа (X и Y) и их сумма (S):
/>
определим кодчетности суммы:
/>
заменим />, получим:
/>
Обозначивконтрольные коды четности буквами ks, kx, ky и kp:
/> или />
Полученноетождество и определяет сущность контроля сумматора, контроля сложения двухчисел. Код четности суммы равен сумме по модулю два контрольных кодов слагаемыхи контрольного кода переноса. Важным выводом из полученного контрольногосоотношения является необходимость формирования и учета контрольного кодапереноса.
1.4Преобразования кода
Преобразованиедвоичного числа в код Грея производится в соответствии с табл. 1.
Таблица 1
Двоичные
числа
Числа в
коде Грея 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0
Анализ таблицы показывает, что код Грея можно интерпретировать какдвоичную систему счисления с весами разрядов, равными
/>
где: i =1,2,…, n. – номера разрядов,считая справа налево;
j– количество единиц слева от данного разряда с номером i. Такая интерпретацияпозволяет сформулировать правило преобразования любого двоичного числа в кодГрея:
1. самая старшая значащая цифра (единица) числа в коде Греясовпадает с самой старшей значащей цифрой этого же числа в двоичном коде;
2. цифра в любом другом, более младшем разряде числа в коде Грея:
а) совпадает с соответствующей цифрой числа в двоичном коде, еслислева от данной цифры в коде Грея имеется четное количество единиц;
б) совпадает с отрицанием соответствующей цифры в двоичном коде,если слева от данной цифры в коде Грея имеется нечетное количество, единиц; т.е.: />.
Правила составленияпреобразователя двоичного кода в двоично-десятичный код: веса разрядов входныхсигналов всех преобразователей кодов должны находится в отношении 1:2:4:8, таккак каждый преобразователь кодов преобразует только один двоичный разряд вдвоично-десятичный разряд (вес 8 изменяется на вес 5), то преобразовательдвоичного кода в двоично-десятичный код имеет пирамидальную структуру;построение продолжается до тех пор, пока не будут получены веса />, где j=0,1,2,… (за исключениемстаршего десятичного разряда); на преобразователи нельзя подавать двоичныечисла, превышающие сумму весов входных сигналов 5+4+2+1=12.
Часть схемы имеет 5входов и 6 выходов и выполняет функцию:
/>X, если 0
X+3, если 5
X+6, если 10
Y= X+9, если 15
X+12, если 20
X+15, если 25
X+18, если 30
Остальнаячасть схемы также может быть разбита на узлы.
2.Элементная база
2.1 Выбори обоснование элементной базыВ качестве основной серии былавыбрана К555. Микросхемы К555 представляют собой цифровые маломощные схемы,выполненные по биполярной технологии на основе транзисторно-транзисторнойлогики с диодами Шотки (ТТЛШ). В состав этой серии входит функционально полныйнабор устройств цифровой обработки информации, включая ЛЭ, арифметическиеустройства, триггеры, счетчики, регистры хранения и сдвига, шифраторы,дешифраторы, мультиплексоры, магистральные элементы и др. Микросхемы полностьюсовместимы с ИС К133, К155, КМ155 по логическим уровням, напряжению питания,помехоустойчивости и при одинаковом быстродействии потребляют в 5 раз меньшуюмощность от источника питания на один базовый ЛЭ. Логические уровни напряжениясоставляют не более 0,4 В при токе нагрузки 8 мА для низкого уровня и не менее2,4 В — для высокого уровня (для ряда микросхем высокий уровень напряжения 2,5В). Помехоустойчивость схем – не менее 0,3 В, нагрузочная способность не менее 20ИС.
Конструктивно-технологическиИС К555 выполнены по планарно-эпитаксиальной технологии с изоляцией p-n переходами, имеютунифицированные корпуса, число выводов которых составляет 14..28.
Из-заотсутствия в серии К555 некоторых ИС дополнительно были взяты элементы изследующих серий: К155, К514 и К1533.
2.2 Использованныеэлементы
1. Логическийэлемент НЕ (К555ЛН1 – 6 элементов в корпусе) УГО:
/>
ТаблицаистинностиX Y 1 1
2. Логическийэлемент 2ИЛИ (К555ЛЛ1 – 4 элемента в корпусе) УГО:
/>
ТаблицаистинностиX1 X2 Y 1 1 1 1 1 1 1
3. Логическийэлемент 3ИЛИ-НЕ (К555ЛЕ4 – 3 элемента в корпусе) УГО:
/>
ТаблицаистинностиX1 X2 X3 Y 1 1 1 1 1 1 1 1 1 1 1 1 1
4. Логическийэлемент 2И (К555ЛИ1 – 4 элемента в корпусе) УГО:
/>
ТаблицаистинностиX1 X2 Y 1 1 1 1 1
5. Логическийэлемент 3И (К555ЛИ3 – 3 элемента в корпусе) УГО:
/>
ТаблицаистинностиX1 X2 X3 Y 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
6. Буферныйповторитель (КР1533ЛП16 – 6 элементов в корпусе) УГО:
/>
ТаблицаистинностиX Y 1 1
7. Логическийэлемент ИСКЛЮЧАЮЩЕЕ ИЛИ (К555ЛП5 – 4 элемента в корпусе) УГО:
/>
ТаблицаистинностиX1 X2 Y 1 1 1 1 1 1
8. JK‑триггер(КР1533ТВ15 – 2 элемента в корпусе) УГО:
Q />
При работе васинхронном режиме перевод триггера в единичное и нулевое состоянияосуществляется по входам S и R соответственно. При синхронном управлении, когдаиспользуются входы J и K, смена состояний совершается по положительному фронту тактовогоимпульса на входе C. Вход K является инверсным.
9. D‑триггер (К555ТМ2 –2 элемента в корпусе) УГО:
Q />
Триггерфункционирует как в синхронном, так и в асинхронном режимах. В последнем случаеуправление осуществляется по входам S и R. При работе в синхронном режиме /> изапись информации с входа D происходит по положительному фронту тактового импульса C.
10.Восьмиразрядный регистр сдвига с последовательным выходом (К555ИР10 – 1 элементв корпусе) УГО:
/>
Входнаяинформация, представленная в параллельном коде на входах D, записывается в регистрасинхронно при />. Причемсостояния других входов могут быть произвольными. После записи на выходе Q7 появляется логическийуровень, отвечающий разряду D7 входного кода. Для сдвига информации вправо на один изтактовых входов C необходимо подать последовательность импульсов, по положительнымфронтам которых происходит сдвиг и прием информации в последовательном коде повходу DR. На свободном входе C устанавливают уровень логического нуля.Обнуление регистра происходит при />.
11.Восьмиразрядный регистр сдвига с параллельным выходом (К555ИР8 – 1 элемент вкорпусе) УГО:
/>
Запись исдвиг информации осуществляются под действием положительного фронта тактовогоимпульса на входе C. На входе обнуления R в этом режиме устанавливают уровень логическойединицы, а информацию подают на любой из входов D1, D2. Причем на свободномвходе Dфиксируют уровень логической единицы. Асинхронное обнуление регистрапроизводится подачей уровня логического нуля на вход R.
12.Восьмиразрядный регистр с параллельными входом и параллельным выходом (К555ИР27– 1 элемент в корпусе) УГО:
/>
Ввод данныхпроисходит синхронно, по положительному фронту тактового импульса при />. Для фиксации данных врегистре на входе L устанавливают уровень логической единицы.
13. Четырехразрядныйасинхронный счетчик (К555ИЕ5 – 1 элемент в корпусе) УГО:
/>
Содержит дванезависимых делителя: на два и на восемь. Для образования делителя нашестнадцать выход Q0 соединяют с входом C2. Счет ведется в натуральном двоичном коде. Счетпроисходит по отрицательным фронтам сигналов C1 и C2. Асинхронное обнулениенаступает при R1=R2=1.
14. Полныйодноразрядный сумматор (К555ИМ5 – 2 элемента в корпусе) УГО:
/>
Выполняетсуммирование одноразрядных чисел. Результат выдается на выходе S0 с образованием переносана выходе C1.
15.Двухканальный четырехразрядный стробируемый мультиплексор (К555КП16 – 1 элементв корпусе) УГО:
/>
Функционируетв соответствии с таблицей истинностиA
/> DO3 DO2 DO1 DO0 x 1 DI30 DI20 DI10 DI00 1 DI31 DI21 DI11 DI01
16.Преобразователь двоичного кода в двоично-десятичный (К155ПР7 – 1 элемент вкорпусе) УГО:
/>
ИС построенана основе программируемого в процессе производства ПЗУ емкостью 256 бит. Однаструктура позволяет преобразовывать шестиразрядный двоичный код в двухдекадныйдвоично-десятичный, с неполной второй декадой.
17. Дешифраторпреобразователь с памятью (514ИД4А – 1 элемент в корпусе) УГО:
/>
Наличиевнутренней регистровой памяти позволяет хранить входную информацию после снятияданных с входа DI. Фиксация данных происходит при />.В случае, если />, реализуетсярежим преобразования без запоминания.
3.Схемотехническое проектирование
3.1 Блокопорных частот
Посколькусложение происходит последовательно, то сигналы надо считывать в определенныепромежутки времени. Для этого вместе с информационным сигналом нужно подаватьсигнал «тактирующий». Оба сигнала будут идти на соответствующие входы триггера,что обеспечит синхронную подачу информации. Нужно также указывать какоедействие выполнять в каждом такте в зависимости от его номера, т.е. 1‑й,2‑й и так далее до шестнадцатого. Роль указателя выполняет 4‑хразрядный двоичный счетчик: подавая 4 выходных сигнала счетчика на элемент «И» образуютсяединицы или нули на выходах блока опорных частот для соответствующего номератакта в том случае, если тактовый сигнал подается синхронно с сигналами счетчика.
Блок опорныхчастот – функциональный блок, который падаёт 16 тактовых сигналов синхронно ссигналами счетчика от 0 до 15. Фактически он является управляющим устройствомсумматора. Логика работы блока опорных частот основывается на элементе ИЛИ-НЕ (DD2:1). На один из входовэлемента ИЛИ-НЕ подается управляющий сигнал X, другой вход соединяетсяс выходом элемента. Для запуска счетчика на управляющие входы (C1, C2) подается 10. Причемимпульс 1 должен чуть превышать задержку элемента ИЛИ-НЕ. Тогда после подачи навход Х единицы на выходе ИЛИ-НЕ установится ноль. К тому времени как Х сноваобратится в ноль, получится ситуация, когда оба входа ИЛИ-НЕ равны нулю, тогдана выходе через определенную задержку, составляющую пол такта, установится 1, азначит и на входе тоже установится 1. Но раз на входе 1, тогда на выходе сновачерез следующие пол такта установится 0. Для повышения устойчивости единицы блокаопорных частот на выходе ИЛИ-НЕ устанавливается повторитель DD4:1.
Тактирующийимпульс будет продолжаться до бесконечности, если не создать блокировки. Дляэтого используется третий вход ИЛИ-НЕ (DD2:1). Как тольковыполнится 14 счет, на третий вход ИЛИ-НЕ подается 1, и тактирующий сигналблокируется, D‑триггерDD3:2 не позволит ему сноваустановиться в 0. Поскольку счетчик имеет задержку, превышающую один такт, тоон успеет выполнить также и 15-й счет.
В начальныймомент времени пока на X еще не подалась 1, на выходах ИЛИ-НЕ будет неопределенноесостояние, выходы счетчика и тактирующий сигнал, тоже имеют неопределенноесостояние. Для того чтобы не пропустить случайный сигнал на выход блока опорныхчастот, используется серия элементов И (DD7:2, DD7:3, DD7:4, DD8:1), управляемых D‑триггером DD3:1. Если импульс X еще не подан – на выходеD‑триггерасохраняется 0, и, следовательно, на выходах элементов И тоже будет 0 независимоот состояния другого входа этих элементов. Как только подается импульс единицы,через определенную задержку на вход И подается 1 и тогда на выходе будутзначения сигналов, которые уже успели установиться в определенные состояния.Вместе с номером очередного такта (CN0, CN1, CN2, CN3) на выход (CLK) блока опорных частотвыходит тактирующий сигнал для основных элементов последовательного сумматора.
3.2 Блок выбора числа
Блок выборастроится на селекторах-мультиплексорах DD3, DD4, DD5, DD6 (DD8, DD9, DD10, DD11), которые содержат двауправляющих сигнала: A, OE. В случае если OE=1, то на выходах мультиплексора всегда ноль,если OE=0, то сигналы на выходах зависит от состояния A. Если A=0, то на выходымультиплексора подаются сигналы DI00, DI10, DI20, DI30, если A=1, то – DI01, DI11, DI21, DI31.
Выход OE выведен на землю, сигналA соединен с прямым выходомтриггера DD2:2 (DD7:1). В случае подачи логического нуля на вход NX, триггер устанавливаетсяв 0, и на выходы подаются сигналы DI00, DI10, DI20, DI30, если подан импульс PR, триггер устанавливаетсяв 1 и на выход подаются значения входов DI01, DI11, DI21, DI31.
3.3 Блокввода числа
Основнойцелью блока ввода является перевод числа подающегося параллельно в прямом кодев последовательную форму обратного кода. Поскольку регистры DD22, DD23 (DD29, DD30) восьмиразрядные, а каждоечисло-операнд шестнадцатиразрядное, то для правильности извлечения числа изрегистров, используется следующий метод: сигналы с обоих регистров подаются наодин элемент ИЛИ и организовывается управление регистрами так, чтобы первые 8 тактовподавался сигнал с выхода младшего регистра, а сигнал с выхода старшегорегистра оставался нулевым, вторые 8 тактов подавался сигнал с выхода старшегорегистра, а сигнал с выхода младшего был бы ноль.
Регистр имеетпять управляющих сигналов DR, L, R, C1, C2. В случае если сигнал DR равен 0, то после сдвига регистр заполняетсянулями и после 8‑ми тактов на выходе всегда будет 0, поэтому DR устанавливается на обоихрегистрах в 0. Нулевое значение сигнала С1 необходимо для, того чтоб регистрымогли реагировать на тактирующий сигнал, поэтому С1=0. Остается только три сигналауправляя, которыми можно осуществлять процесс загрузки числа.
– R – если сигнал 0, то навыходе всегда 0.
– C2 – тактирующий сигнал,при подаче которого происходит либо сдвиг, либо загрузка в зависимости отсостояния L.
– L – если сигнал 0, топроисходит загрузка числа, если 1 – сдвиг.
На выходрегистра подается младший разряд, сдвиг происходит, тоже в сторону младшегоразряда. Это позволяет осуществлять подачу числа от младших разрядов к старшим.
Т. к. сигналвначале надо загрузить, а только потом начать сдвигать, для обоих регистров,действует принцип, что 1 на L подается после подачи первого тактирующего сигнала, и доподачи второго. С первым тактом происходит загрузка числа в регистр, со второгоначинается его сдвиг.
С первымивосемью тактами будет подаваться сигнал только с младшего регистра, посколькусигнал Rстаршего регистра установиться в 1 только после 8‑го такта. Со вторымивосемью тактами будет подаваться только сигнал со старшего регистра, посколькумладший регистр за счет нулевого DR успеет к этому моменту полностью обнулиться.
Во времяперевода из параллельной формы в последовательную, необходимо также перевести числоиз прямого кода в обратный. Для этого нужно инвертировать все разряды кромедвух старших – знаковых. Но, поскольку, операцию инвертирования отдельныхразрядов сделать достаточно сложно, инвертируются все разряды, а на два входарегистра, предназначенных для знаковых разрядов числа, всегда подаются нули. Вслучае если знаковые разряды равны 0, то на регистр подаются тоже нули, навыходе получается ноль, знаковые разряды не изменились. В случае если знаковыеразряды равны 1, то в регистр подаются нули, которые потом инвертируются в 1,знаковые разряды снова не изменились.
Привозникновении переноса во втором цикле суммирования на регистры будет поданасумма. Очевидно, что даже, если сумма будет отрицательной инвертировать ее ненадо, поскольку она и так уже находится в обратном коде. Для этого введен вход INV разрешающий илизапрещающий инвертирование.3.4 Блок вывода числа
Основнаязадача блока вывода преобразование числа из последовательной формы впараллельную. Регистры DD34, DD35 блока вывода содержат два информационныхсигнала: D1,D2, и два управляющих: R, C. В случае если R=0, то на выходе всегда0, поэтому на входы R обоих регистров подается логическая единица. В случае подачитактового сигнала на вход C, значения на выходах регистра сдвигаются в сторону младшегоразряда, а в старший разряд добавляется значение информационных сигналов.Тактовые сигналы подаются на регистры через элементы И DD28:3, DD28:4. В случае если навторой вход И подается 1, то тактовый сигнал пропускается если 0, то тактовыйсигнал равен 0. Второй вход элемента И для каждого регистра соединен ссоответствующим JK‑триггером DD33:1, DD33:2. В начальном состоянии на выходе триггерамладшего разряда 1, старшего – 0. Поэтому до 8‑го такта информационныйсигнал загружается только на младший регистр. После восьмого такта состоянияобоих триггеров меняется на противоположные, и информационный сигнал загружаетсятолько на старший регистр.
3.5 Блокпреобразований кода
Блокпреобразований кода предназначен для представления результата последовательногосуммирования в коде Грея и формирования управляющих сигналов для семисегментныхиндикаторов. 16-ти разрядное число поступает в данный блок в параллельнойформе. Затем оно сохраняется в два 8-ми разрядных регистра DD47 и DD48 с приходомуправляющего сигнала C на соответствующие входы регистров. Сигнал C формируется изимпульсного сигнала R (сигнал окончания сложения), с помощью схемы выделения переднегофронта, образованной элементами DD26:4, DD26:5, DD26:6, DD49:1, DD49:2 и DD26:1. Для разрешения приема данных на входы L регистров подаетсяуровень логического нуля.
Преобразование16-ти разрядного числа происходит на 14 элементах ИСКЛЮЧАЮЩЕЕ ИЛИ (DD41:2…DD52:3), при этом знаковыйразряд (SN) числа не участвует в преобразовании.
В данномблоке исходное число в двоичном коде также преобразуется в двоично-десятичныйкод с помощью схемы, составленной из преобразователей двоичного кода вдвоично-десятичный (DD53, DD57…DD69). Двоично-десятичный код необходим для формирования управляющихсигналов семисегментных индикаторов. Данные сигналы формируются с помощьюдешифраторов DD54, DD55, DD56, DD70, DD71, обладающих собственной памятью. Память необходима длясохранения управляющих сигналов на выходах дешифраторов (т.е. сохранениеиндикации) до прихода следующей комбинации входных сигналов.
Данные в кодеГрея и управляющие сигналы семисегментных индикаторов поступают на выход блокапреобразований кода.3.6 Сумматор
Сумматорзапускается подачей импульса на сигнал X. В этот моментпроисходит обнуление всех регистров и триггеров. Т. е. устройствоустанавливается в начальное состояние. Сигнал X запускает Блок опорныхчастот и сообщает блоку выбора числа о том, что происходит подача начальныхоперандов Aи B и разрешенопреобразование чисел в обратный код (единица на сигнал INV). После чего операндыпоступают на блок ввода числа. Под воздействием тактовых сигналов и управляющихсигналов счетчика, числа преобразуются из параллельного кода впоследовательный. Полученные последовательные сигналы синхронно с тактовымсигналом подаются на D‑триггеры, а с выходов D‑триггеров на одноразрядныйсумматор DD32:1. Такая подача позволяет синхронизировать информационныйсигнал по тактовому. На выходе сумматора получается сумма и перенос, переносподается обратно на вход сумматора, также через D‑триггер вместе стактовым сигналом. Начальное значение переноса устанавливается в ноль вместе сподачей импульса на сигнал X. На выходе S0 одноразрядного сумматора получается сумма в последовательномкоде. В результате получается синхронная подача суммы, тактирующего сигнала иуправляющих сигналов счетчика на блок вывода. Блок вывода преобразует сумму изпоследовательной формы в параллельную, после чего, сообщает о завершениеоперации сложения (сигнал R).
Следующийэтап сложения – анализ последнего переноса. Поскольку перенос подавался насумму через D‑триггерзначение последнего переноса сохранилось на этом триггере. Значение последнегопереноса и сигнал завершения операции сложения подается на элемент И (DD36:1). В случае еслисложение завершилось и последний перенос равен 1, на выходе этого элементаполучается 1 – признак переноса. Признак переноса подается на блок выбора,сообщая, что в данном случае будут складываться не начальные операнды, а ихсумма с единицей. После этого сигнал INV – разрешение инверсии обнуляется, т.е. даже еслисумма будет отрицательной ее не надо преобразовать в обратный код, посколькуона и так уже находится в обратном коде. Заключительный этап работы признакапереноса – подача его на блок опорных частот и повторный запуск сложения.
Об окончаниясложения свидетельствует импульсный сигнал R из блока вывода инулевой последний перенос. В случае если эти условия выполняются, результатпреобразуется в прямой код и подается на выход вместе с признаком переполненияи сигналом завершения операции сложения. До формирования сигнала завершения всесигналы на выходе равны нулю. Результат сложения поступает в блокпреобразований кода, на выходе которого формируются код Грея и сигналыуправления семисегментными индикаторами.
В схеме предусмотренконтроль по модулю два, который реализован на триггерах DD72, DD73 и двух элементахИСКЛЮЧАЮЩЕЕ ИЛИ DD41:2, DD41:3.
Заключение
В результатевыполненной работы был разработан 16-ти разрядный последовательный сумматордвоичных чисел с фиксированной запятой. Сумматор полностью отвечаеттребованиям, заданным в техническом задании. В работе были использованыэлементы ТТЛ логики маломощных серий. Разработаны средства встроенного контроляработы сумматора методом контроля по модулю два. Обеспечено преобразованиерезультата суммирования в код Грея и формирование управляющих сигналовсемисегментных индикаторов для отображения суммы в десятичном представлении.
Списоклитературы
1. Аванесян Г.Р., Левшин В.П. Интегральныемикросхемы ТТЛ, ТТЛШ: Справочник. – М.: Машиностроение, 1993. – 256 с.:ил.
2. Пухальский Г.И., Новосельцева Т.Я. Проектированиедискретных устройств на интегральных микросхемах: Справочник. – М.: Радио исвязь, 1990. – 304 с.: ил.
3. Угрюмов Е.П. ЦифроваяСхемотехника: Учеб. пособие для вузов. – 2‑ое изд., перераб. и доп. –СПб.: БХВ-Петербург, 2004. – 800 с.: ил.
4. Файзулаев Б.Н., Тарабрин Б.В. Применениеинтегральных микросхем в электронной вычислительной технике: Справочник. – М.:Радио и связь, 1986.
5. Шило В.Л. Популярныецифровые микросхемы: Справочник. – М.: Радио и связь, 1988.